本发明的实施例涉及一种阵列基板及包括该阵 列基板的显示装置。 背景技术

TFT-LCD ( Thin Film Transistor Liquid Crystal Display, 薄膜晶体管液晶显 示器）具有体积小、 功耗低、 无辐射等特点， 在当前的平板显示器市场占据 了主导地位。

一般而言， TFT-LCD基板上的显示区域包含多个像素单元， 每个像素单 元为两条栅线和两条数据线交叉所形成的矩形 区域， 且每个像素单元内设置 TFT以及像素电极，每个 TFT的栅极及源极 /漏极分别与栅线及数据线相连，所 有栅线均与栅极驱动器相连， 数据线与源极 /漏极驱动器相连， 从而为 TFT的 栅极及源极 /漏极提供驱动信号。 传统的布线技术（驱动 IC芯片的数目与引线数目对应）使得 LCD的制造成本 较高。 为了克服这一缺陷， 出现了双栅极（Dual Gate )技术， 即通过增加一 倍栅极引线（与栅极驱动 IC芯片数目对应） 的方法来实现数据线（与源极驱 动 IC芯片数目对应）减半的效果， 从而可以减少数据线， 以降低整个 LCD的 制造成本。 如图 1所示， 釆用了 Dual Gate技术的阵列基板上包括互相平行的第 一栅线 Gl、 G3、 G5以及互相平行的第二栅线 G2、 G4、 G6, 数据线与第一栅 线以及第二栅线均绝缘垂直相交， 相邻的两条数据线之间包含两列像素单元， 两列像素单元的 TFT分别与第一栅线以及第二栅线相连， 例如像素电极 1 OA所 在的像素单元的 TFT 12A与第一栅线 G1相连，像素电极 10B所在的像素单元的 TFT 12B与第二栅线 G2相连， 第一栅线 Gl、 G3、 G5从基板左侧引出， 第二栅 线 G2、 G4、 G5从与基板右侧引出， 并分别连接至相应的栅极驱动器 A以及栅 极驱动器 B, 数据线从与两个栅极驱动器相邻的一侧引出， 并连接至源极驱动 器， 由时序控制器（T-con )控制栅极驱动器以及源极驱动器输送信号至� �应 的像素电极。

对于传统的单栅线像素结构： 数据线对于像素电极的耦合电容与数据线 和像素电极之间的间距成反比， 如果在理想情况下， 对位精度很好， 像素单 元距离其相邻的数据线的距离彼此相等， 则每个像素单元的耦合电容彼此相 等。 由于实际工艺中像素电极层与数据线层对位存 在偏差， 间距减小则耦合 电容增大； 间距增大则耦合电容减小， 但是因为每个像素单元两侧都有数据 线， 发生对位偏移的时候， 与一根数据线的耦合电容增大， 而与另一根数据 线的耦合电容式相应的减小的， 两者叠加后不平衡影响则会相抵消， 并且每 个像素单元都是同样的偏移。 然而， 对于 Dual Gate像素结构， 如图 2 ( a )所 示， 数据线对每个像素电极的耦合电容只有一个， 与像素电极 A对应的是 Cpdl ,与像素电极 B对应的是 Cpd2 ,像素电极 A与其相邻的数据线的间距为 dl , 像素电极 B与其相邻的数据线的间距为 d2。 如图 2 ( b )所示， 在实际工艺中， 当像素电极层与数据线层的对位存在偏差的时 候，偏差导致 dl减小 Cpdl增大， 则数据线对像素电极 A影响增大， d2增大 Cpd2减小， 则数据线对像素电极 B的 影响减小， 因此， 相邻两个像素电极受到的数据线的影响不平衡 ， 从而影响 LCD的显示效果。

类似地， 在数据线和像素单元不是——间隔排列的情况 下， 相邻两个像 素电极受到的数据线的影响不平衡， 由于实际工艺中像素电极层与数据线层 对位存在偏差就会影响 LCD的显示效果。

在传统的 TFT-LCD阵列基板上， 栅极均釆用侧引线方式， TFT-LCD有源 像素区域的相对的两侧存在栅极引线， 从而将栅极驱动器输出的扫描信号传 输到像素区域的扫描线， 以控制各个像素单元。 然而， 每一根栅极引线需占 用一定的面积， 因此需要预留足够的外围布线区域（fan-out ) 以排布所有的 栅极引线， fan-out的大小决定了 TFT-LCD基板边框的宽窄， 而 fan-out区域的大 小取决于栅极引线的数量， 即由 TFT-LCD的分辨率决定了边框尺寸。 这里， 栅极引线是指将栅线与栅极驱动器进行连接的 导线。

为减少 TFT-LCD边框尺寸， 现有技术中存在一种外围双层布线 （Dual fan-out )的设计， fan-out釆用两种金属在不同层布线， 一般选用栅（Gate )层 金属和源漏（SD )层金属分别在 Gate层和 SD层布线， 这样每一层的引线数目 减半， 则布线区域所占面积相应减小， 可以使得边框尺寸减薄。 随着 LCD分 辨率越来越大， 边框尺寸也会越来越大， 即使釆用 Dual fan-out区域的设计方 式可以减小边框尺寸， 仍会受到 LCD分辨率的限制， 有碍于大尺寸、 薄边框 LCD的发展。 发明内容

本发明的目的是： 提供一种既能够降低数据线成本又能提高显示 效果的 窄边框阵列基板及包括该阵列基板的显示装置 。

为解决上述问题， 本发明提供了一种阵列基板， 该阵列基板包括： 包括： 端子区域； 以及有源像素区域， 有源像素区域包括： 多个像素单元； 多条栅 线； 多条数据线； 以及多条栅极引线， 其中多条数据线中的相邻两条数据线 之间设置两列像素单元， 多条栅极引线中的每个栅极弓 I线设置在两列像素单 元之间， 且每条所述栅线与所述多条栅极引线中的一条 对应连接。

本发明还提供了一种显示装置， 包括： 阵列基板， 包括： 端子区域； 以 及有源像素区域， 有源像素区域包括： 多个像素单元； 多条栅线； 多条数据 线； 以及多条栅极引线； 彩膜基板， 与阵列基板结合； 以及液晶层， 夹设在 阵列基板与彩膜基板之间， 其中多条数据线中的相邻两条数据线之间设置 两 列像素单元， 多条栅极引线中的每条栅极引线设置在两列像 素单元之间， 且 每条所述栅线与所述多条栅极引线中的一条对 应连接。 附图说明

为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍， 显而易见地， 下面描述中的附图仅仅涉及本发明的一些实施 例， 而非对本发明的限制。

图 1为釆用传统的 Dual Gate技术的阵列基板示意图；

图 2 ( a ) -图 2 ( b )分别为釆用传统的 Dual Gate技术的阵列基板理想像素 结构示意图以及发生对位偏差时的像素结构示 意图；

图 3为依照本发明实施例的阵列基板示意图。 具体实施方式

为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图， 对本发明实施例的技术方案进行清楚、 完整地描述。 显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提 下所获 得的所有其他实施例， 都属于本发明保护的范围。

本发明提出的阵列基板及显示装置， 结合附图及实施例详细说明如下。 实施例 1

在本发明的实施例中， 在数据线和像素单元不是——间隔排列的情况 下， 将栅极引线设置在有源像素区域， 以平衡数据线对像素的不平衡影响， 同时 缩窄边框。

以下， 将以 Dual Gate技术的阵列基板为例对本发明实施例的技� �方案进 行说明， 但不限于此。 对于 Dual Gate技术的阵列基板， 将栅极引线（GIA线） 设置在没有设置数据线的两列像素单元之间， 以平衡数据线对像素的不平衡 影响， 同时缩窄边框。

更具体地， 釆用传统的 Dual Gate技术阵列基板的数据线和像素单元不是 ——间隔排列的， 栅线的数量为像素单元的行数的两倍， 每两行像素单元之 间设置两条栅线， 两根相邻的数据线之间设置有两列像素单元。 按照本发明 的实施例， 将栅极引线做在没有设置数据线的两列像素单 元之间， 可以解决 Dual Gate中的数据线对像素的不平衡影响， 同时缩窄边框。

具体地， 可以结合图 2 ( a ) -图 2 ( b )来进行进一步地说明。 如图 2 ( a ) - 图 2( b )所示，同一条数据线对与其相邻的像素电极� �耦合电容为 Cpdl、 Cpd2, 与像素电极 A对应的是 Cpdl , 与像素电极 B对应的是 Cpd2。 像素电极 A与其相 邻的数据线的间距为 dl ,像素电极 B与其相邻的数据线的间距为 d2。 当将栅极 引线做在 A和 B之间， 如果在实际工艺中， 当像素电极层与数据线层的对位存 在偏差导致 Cpdl增大和 Cpd2减小时， 因为栅极引线做在 A和 B之间，偏差导致 栅极引线对像素电极 A的耦合电容减小， 对像素电极 B的耦合电容增大， 因此 综合起来， 相邻两个像素电极受到的耦合电容的影响平衡 了， 因此 LCD的显 示效果提高。

同理， 设置 Dummy线 （假线 )在 A和 B之间， 和 /或将栅极弓 |线设置在有 源像素区域的其他位置， 也可以达到解决 Dual Gate中的数据线对像素的不平 衡影响， 同时缩窄边框的效果。 这样， 既可解决 Dual Gate中的数据线对像素 的不平衡影响， 也可避免栅极引线与数据线并行排列造成的相 互干扰， 以提 高显示效果。

如图 3所示， 依照本发明一种实施方式的超窄边框阵列基板 1 包括： 有 源像素区域 100以及端子区域 200,有源像素区域为有效显示区域，端子区域 为非显示区域。 有源像素区域 100为矩形区域， 端子区域 200可位于有源区 域 100 的一侧或相对的两侧。 这样就可以实现窄边框的效果。 有源像素区域 100内包括： 像素单元、 栅线、 数据线、 以及栅极引线， 栅线包括互相平行的 多条第一栅线以及互相平行的多条第二栅线， 第一栅线如图中 Gl、 G3、 G5, 第二栅线如图中 G2、 G4、 G6; 第一栅线与第二栅线间隔设置， 如图中所示， 由上至下依次为第一栅线 Gl、 第二栅线 G2、 第一栅线 G3、 第二栅线 G4、 第一栅线 G5以及第二栅线 G6; 互相平行的多条数据线与第一栅线以及第二 栅线绝缘垂直相交； 相邻的两条数据线之间包含两列像素单元， 两列像素单 元分别与第一栅线以及第二栅线相连， 栅极引线与栅线对应相连。

在如图 3所示的实施方式中， 栅极引线设置于两列像素单元之间， 且每 两个像素单元之间可设置一条和 /或两条栅极引线（不限于此）。 这里， 栅极引 线是指将栅线与栅极驱动器进行连接的导线。

换句话说， 每两列相邻的像素单元之间有一条数据线， 以其间有一条数 据线的两列像素单元以及该数据线为一个组， 每两个相邻的组之间有一条和 / 或两条栅极引线， 且每个组中， 两列像素单元的 TFT的栅极分别连接至第一 栅线以及第二栅线。 如图 3中所示， 像素单元 10A所在列与像素单元 10B所 在列之间设置一条数据线， 且 TFT 12A的栅极与第一栅线 G1相连， TFT 12B 的栅极与第二栅线 G2相连。

每条栅极引线（GIA线）可分别通过过孔（GI孔� ��与一条栅线电连接。 栅极引线（GIA线） 的数量与栅线的数量是相同的。 但是， 由于栅极引线设 置方式的不同（两个组之间设置有一条和 /或两条栅极引线），有可能在栅极引 线排布完以后， 有的像素单元之间并没有数据线也没有栅极引 线的情况， 这 样，将仍存在数据线对像素的不平衡影响，为 了避免这种影响，可设置 Dummy 线。 优选地在未设置栅极引线的区域， 对应栅极引线的设置方式设置该 Dummy线， 即该 Dummy线为仅设置方式与栅极引线相同， 但实质上并不与 栅线电连接的引线， 其可悬空设置或者也可接入 1/2V的电压， Dummy线的 设置可平衡像素电极受到的电容耦合效应， 从而提高显示品质。

在本发明的所有实施例中， 如果存在数据线和像素单元不是一一间隔排 列的情况下， 就可以通过本发明的技术方案来平衡数据线对 像素的不平衡影 响， 同时缩窄边框。 栅极引线（GIA线）和 Dummy线可以在没有设置数据线 的两列像素单元之间任意组合分布， 只要确保每两列像素单元有其中任意一 种或多种线分布即可。 较佳地， 栅极引线和 Dummy线与数据线平行。

栅极引线与数据引线可分别连接至端子区域 200内设置的栅极驱动器以 及源极驱动器， 本实施方式中， 为进一步减小基板尺寸， 可将栅极驱动器与 源极驱动器集成为源栅集成驱动器 201， 将栅极引线以及数据引线据与其相 连。

在本发明的显示器的制备过程中， 可在同一道光刻或掩膜 ( mask )工序 中， 将栅极引线和数据线以同样的材质做在同一层 ， 栅极引线通过过孔与栅 线相连， 这样可以减少工艺数量， 减少掩模数量； 也可以将栅极引线做在与 数据线不同的层， 或不使用同一道工序制备， 这样可以将栅线引线和数据线 在垂直于基板的方向上重叠布置， 可以有效地提高开口率。 在此不做赞述， 也不应作为对本发明技术方案的限制。

[有益效果]

本发明实施例的阵列基板将栅极引线做在有源 像素区域， 可平衡数据线 对像素的不平衡影响， 同时缩窄边框。

实施例 2

本发明还公开了一种包括上述阵列基板的显示 装置。

具体地， 该显示装置包括： 阵列基板， 如以上所描述； 彩膜基板， 与所 述阵列基板相对设置， 且其上形成有滤色器和黑矩阵； 以及液晶层， 夹设在 阵列基板与所述彩膜基板之间。 显示装置的示例可以包括： 液晶面板、 液晶电视、 液晶显示器件、 数码 相框、 电子纸、 手机等等。

[示例 1]

本示例以 QVGA显示器为例， 该显示器的分辨率为 320x240 ( RGB ), 即 基板上包括栅线 320根，数据线 240x3=720根。依照本发明的方法，釆用 Dual Gate技术则栅线增倍为 640根， 对应地， 栅极引线也为 640根， 与栅线—— 对应， 而数据线则减半为 360根。 如图 3中的像素排列， 每条栅极引线通过 GI孔与一条栅线电连接， 且每两条数据线之间的两列像素单元之间设置 两条 栅极引线， 即每两根栅极引线与一根数据线交错排列， 则在第 320根数据线 后栅极引线已经全部排完， 为保证数据线对像素的影响平衡， 后面的 40根数 据线中间应设置栅极引线的位置引入两条 Dummy线（无 GI孔）与数据线交 错排列。 使 Dummy线与数据线交错排列， 或者栅极引线与数据线交错排列， 即数据线旁的栅极引线或 Dummy线对称分布，以更好地保证金属线对像素� �� 影响平衡， 以利于显示的稳定和显示质量的提高。

可替代的另外的一种排列方式： 在任意两条数据线之间的任意 280组两 列像素单元之间设置两条栅极引线， 在剩下的 80组两列像素单元之间设置一 条栅极引线， 则可以不需要 Dummy线， 也恰好排完。 不用设置 Dummy线， 可以扩大单位像素单元的开口率， 以提高光线的利用率。 可替代地， 可以在 任意两条数据线之间的 280组两列像素单元之间设置两条栅极引线， 在剩下 的 80组两列像素单元之间设置一条栅极引线和一� �� Dummy线， 以利于平衡 数据线对像素的影响。

[示例 2]

本示例以 QCIF显示器为例， 该显示器的分辨率为 176x144 ( RGB ), 即 基板上包括栅线 176根，数据线 144x3=432根。依照本发明的方法，釆用 Dual Gate技术则栅线增倍为 352根， 对应地， 栅极引线也为 352根， 与栅线—— 对应， 而数据线则减半为 216根。 在其中任意的两条数据线之间的 80组两列 像素单元之间布局两条栅极引线， 其余的 136组两列像素单元之间布局两条 栅极引线， 既可以完成 352根引线的布局效果， 每条栅极引线均通过 GI孔与 一条栅线电连接， 且可无需设置 Dummy线。 不用设置 Dummy线， 可以扩大 单位像素单元的开口率， 以提高光线的利用率。

[示例 3]

本示例以 HVGA显示器为例， 该显示器的分辨率为 480x320 ( RGB ), 即 基板上包括栅线 480根，数据线 320x3=960根。依照本发明的方法，釆用 Dual Gate技术则栅线增倍为 960根， 对应地， 栅极引线也为 960根， 与栅线—— 对应，而数据线则减半为 480根。每条栅极引线通过 GI孔与一条栅线电连接， 每两列像素单元间布局两根栅极引线， 每两根栅极引线与一根数据线交错排 列， 则可对应全部数据线排完。 在第 480根数据线后栅极引线已经全部排完。 无需引入 Dummy线，这样可以扩大单位像素单元的开口率� �� 以提高光线的利 用率。

以上的所有的实施例中， 在每两条数据线之间的两列像素单元之间， 可 以按照需要设置一条、 两条、 三条、 或四条等等多条栅极引线， 或者也可以 不设置栅极引线。 在每两列像素单元之间， 也可以按照需要设置一条、 两条、 三条、 或四等等多条 Dummy线， 或者不设置 Dummy线， 这样有利于设计的 自由度。 栅极引线对称分布于数据线两侧， 或者按照需要对称地设置 Dummy 线， 可以更好地保证数据线对像素的影响平衡， 以利于显示的稳定和显示质 量的提高。

[有益效果]

本发明实施例的包括该阵列基板的显示装置将 栅极引线做在有源像素区 域， 可平衡数据线对像素的不平衡影响， 同时缩窄边框。

以上实施方式仅用于说明本发明， 而并非对本发明的限制， 有关技术领 域的普通技术人员， 在不脱离本发明的精神和范围的情况下， 还可以做出各 种变化和变型， 因此所有等同的技术方案也属于本发明的范畴 ， 本发明的专 利保护范围应由权利要求限定。