次に、発明を実施するための最良の形態� ��ついて図面を参照して詳細に説明する。ま� ��、本発明の電磁バンドギャップ(EBG)素子と� �、上述のように特性の周波数帯において表� �波の伝播抑制や電磁波の同相反射を可能と� �るものである。例えば、高周波回路からの� �要電磁放射による回路間の電磁干渉を防ぐ� �段として好適に用いることが可能である。

 (第1の実施形態)
 図7は本発明の第1の実施形態に係る電磁バ� �ドギャップ(EBG)素子の断面図を示す。EBG素子 101は、導体2層及びその導体2層により挟まれ� ��誘電体板108により構成されている。導体2層 は導体片102の周期配列から構成される導体層 と、開口部104が周期的に設けられた導体プレ ーン103の層とからなる。開口部104は導体片102 の周期配列に対応している。

 導体プレーン103の各開口部104内には島状� ��極105とインダクタンス要素106が設けられて� ��り、導体プレーン103、平面型インダクタン� ��要素106及び島状電極105は同じ導体層に形成� ��れている。島状電極105と各導体片102とは導� ��柱107により電気的に接続されている。

 誘電体板108には、例えば、エポキシ樹脂� ��板、セラミック基板等が用いられる。或い� ��、誘電体板108として、何も設けなくてもよ� ��(空気でもよい)。インダクタンス要素には� �面型インダクタンス要素106を用いている。� �れは、後述する他の実施形態でも同様であ� �。

 また、導体プレーン103、平面型インダク� ��ンス要素106及び島状電極105を同じ導体層に1 つの連続するパターンとして形成することに より、島状電極105が導体プレーン103とそれぞ れ平面型インダクタンス要素106を介して電気 的に接続されている。

 このように平面型インダクタンス要素106� ��介して導体片102から導体プレーン103まで電� ��的に接続することにより、導体片102から導� ��プレーン103までの距離を大きくすることな� ��、並列インダクタンスLの増大化が可能とな り、EBG素子101の薄型化を実現することが可能 となる。

 また、並列インダクタンスと直列容量に� ��る共振周波数をある特定の値に設定したい� ��合には、平面型インダクタンス要素106を設� ��ることにより平面型インダクタンス要素106� ��設けない場合に比べて並列インダクタンス� ��増加するため、直列容量を小さく抑えるこ� ��が可能となる。

 ここで、導体片102が小さくなればなるほ� ��直列容量も小さくなることから、並列イン� ��クタンスの増加により導体片102を小型化す� ��ことも可能となり、同時にバンドギャップ� ��域幅を広げることが可能となる。

 なお、図7では導体片102が最表層に形成さ れているが、導体片102上に誘電体板を設けて もよい。図8(a)、図8(b)は導体片102上に誘電体� ��が設けられている場合における本発明の第1 の実施形態に係るEBG素子101の断面図を示す。 図8(a)、図8(b)において、第1誘電体板118はEBG素 子101内に設けられ、第2誘電体板128は導体片10 2上に設けられている。この場合、導体柱107� �して図8(a)に示す非貫通ビア117により形成す� ��ことも可能であるが、図8(b)に示す貫通ビア 127により形成することも可能である。

 図9(a)は図7におけるEBG素子の導体片102の� �期配列を構成する導体層のレイアウトを示� �平面図である。図9(b)は図7の導体プレーン103 のレイアウトを示す平面図である。図10は図9 (b)における導体プレーン103の各要素を分解し て示す図である。なお、図7の断面図は図9(a)� ��図9(b)、図10の一部断面を示すものではない� ��図10のスパイラルコイル116は図7のインダク� ��ンス要素106となるが、図9、10のスパイラル� ��イル116の断面は図7のインダクタンス要素106 に対応していない。図9(a)の導電体小片102、� �9(b)の導体プレーン103、島状電極105はそれぞ� ��図7に示す導電体小片102、導体プレーン103、 島状電極105に対応し、同様な断面形状を有す る。

 図9(a)は正方形の導体片102を正方格子状に 周期配列する例を示しているが、導体片102の レイアウトは図9(a)の正方形に限ることはな� �。また、導体片102の配列も正方格子状に限� �ことはない。例えば、図1(b)に示すように正� ��角形の導体片102を三角格子状に配置しても� ��い。

 また、図11に示すように隣接する導体片10 2の辺同士が隙間領域130において互いに噛み� �うインタディジタル構造を用いることも可� �である。その場合、隣接する導体片102の対� �する辺が長くなるため、直列容量Cの増大化� ��可能となる。よって、導体片102を小型化し� ��も直列容量Cの値を保つことが可能となり、 結果として導体片102の小型化が可能となる。

 一方、導体プレーン103の層には図9(b)や図 10に示すようにスパイラルコイル116により形� ��された平面型インダクタンス要素106、島状� ��極105、導体プレーン103が同じ導体層に連続� ��る1つのパターンとして形成されている。平 面型インダクタンス要素106にある2つの端子� �うち一方の第1端子119と島状電極105とが連続� ��、平面型インダクタンス要素106にあるもう� ��方の端子の第2端子129と導体プレーン103とが 連続している。

 このように導体プレーン103、平面型イン� ��クタンス要素106及び島状電極105を同じ導体� ��にパターニング形成することにより、導体� ��数を減らすことが可能となり、製造コスト� ��抑えることが可能となる。

 図9(b)、図10の例では、平面型インダクタ� ��ス要素106をスパイラルコイル116により形成� ��た例を示しているが、平面型インダクタン� ��要素106としてスパイラルコイル116以外を用� ��ることも可能である。図12は平面型インダ� �タンス要素106としてミアンダコイル126を用� �た場合の導体プレーン103層のレイアウトを� �す平面図である。このように、スパイラル� �イル116の代わりにミアンダコイル126を用い� �も良い。また、スパイラルコイル116やミア� �ダコイル126を用いることで、並列インダク� �ンスLの増大化が可能である。

 更に、図13(a)、図13(b)は平面型インダクタ ンス要素106としてスパイラルコイル116やミア ンダコイル126以外の線状の導体パターンを用 いた場合の導体プレーン層を示す平面図であ る。図13(a)は平面型インダクタンス要素106を� ��線の導体パターンにより形成した例を示す� ��また、図13(b)は平面型インダクタンス要素10 6を折れ線状の導体パターンにより形成した� �を示す。

 また、導体プレーン103に設けられた開口� ��104の大きさを導体片102よりも小さくするこ� ��により、導体プレーン103の電気抵抗の増加� ��防ぐことが可能となる。なお、EBG構造は、� ��層プリント回路基板やIPDの製造プロセスに� ��り実現することが可能である。

 (第2の実施形態)
 図14は本発明の第2の実施形態を示す断面図� ��ある。本実施形態では、EBG素子201は、3つの 導体層により構成される。3つの導体層は、� �体片202の周期配列を構成する導体層、開口� �204が周期的に設けられた導体プレーン203の� �体層、平面型インダクタンス要素206が形成� �れる導体層とからなる。

 導体片202の周期配列を構成する導体層と� ��体プレーン203との間には第1誘電体板218が介 在し、導体プレーン203と平面型インダクタン ス要素206が形成される層との間には第2誘電� �板228が介在している。また、導体プレーン20 3は導体片202が形成される導体層と平面型イ� �ダクタンス要素206が形成される導体層との� �の層に形成されている。導体プレーン203の� �開口部204内には島状電極205が設けられてお� �、導体プレーン203、島状電極205は同じ導体� �で形成されている。

 図15は図14のEBG素子を構成する導体プレー ン203のレイアウトを示す平面図である。平面 型インダクタンス要素206が導体プレーン203と は別の層に形成されているため、図9(b)に示� �第1の実施形態と比較すると、スパイラルコ� ��ル116をなくしたレイアウトとなっている。� ��1及び第2誘電体板218と228には、図7と同様に� ��えば、エポキシ樹脂基板、セラミック基板� ��が用いられ、或いは、特に、何も設けなく� ��空気でもよい。

 各導体片202は図14に示すように島状電極20 5と第1導体柱217により電気的に接続されてい� ��。島状電極205は図14に示す最下層に形成さ� �た平面型インダクタンス要素206の2つの端子� ��うちの第1端子219とも第2導体柱227により電� �的に接続されている。更に、平面型インダ� �タンス要素206にある2つの端子のうち他方の� ��子である第2端子229と導体プレーン203とが第 3導体柱237により電気的に接続されている。

 本実施形態では、上述のような第1の実施 形態の効果に加えて、平面型インダクタンス 要素206を導体プレーン203とは別の層に形成す ることにより、導体層の数が増えるもののコ イルの大型化が可能となり、並列インダクタ ンスLの増大化が可能となる。平面型インダ� �タンス要素206には、スパイラルコイル116や� �アンダコイル126等の線状パターンを用いる� �とが可能である。

 更に、導体プレーン203に設けられた開口� ��204の大きさを導体片202よりも小さくするこ� ��により、導体プレーン203の電気抵抗の増加� ��防ぐことが可能となる。なお、本実施形態� ��おいても第1の実施形態と同様に多層プリン ト回路基板やIPDの製造プロセスにより実現可 能である。

 (第3の実施形態)
 平面型インダクタンス要素のインダクタン� ��を増やす構造として平面型インダクタンス� ��素を絶縁性磁性層で覆うことも可能である� ��図16(a)、図16(b)はそのような本発明の第3の� �施形態を示すものである。図16(a)は図1の実� �形態に平面型インダクタンス要素を絶縁性� �性層で覆う構造を適用した場合の断面図で� �る。図16(a)では図7と同一部分には同一符号� �付している。

 また、図16(b)は図14の実施形態に平面型イ ンダクタンス要素を絶縁性磁性層で覆う構造 を適用した場合の断面図である。図16(b)では� ��14と同一部分には同一符号を付している。

 まず、図7の第1の実施形態や図14の第2の� �施形態では、平面型インダクタンス要素106� �び206を表面の導体層に形成することが可能� �構造となっている。従って、図16(a)に示すよ うに平面型インダクタンス要素106を表面の導 体層に形成した後、フェライトめっきにより 平面型インダクタンス要素106を覆う絶縁性磁 性層309を容易に形成することが可能であり、 高周波特性に優れた絶縁性磁性層309を形成す ることが可能となる。

 また、図16(b)に示すように平面型インダ� �タンス要素206を表面の導体層に形成した後� �同様にフェライトめっきにより平面型イン� �クタンス要素206を覆う絶縁性磁性層309を容� �に形成可能であり、高周波特性に優れた絶� �性磁性層309を形成することが可能となる。

 本実施形態では、平面型インダクタンス� ��素106や206を絶縁性磁性層309で覆うことによ� ��、平面型インダクタンス要素106や206のイン� ��クタンス値が増加するため、並列インダク� ��ンスLの更なる増大化が可能となる。

 (第4の実施形態)
 直列容量Cを増やす構造として図11に示すイ� ��タディジタル構造以外の構成でも可能であ� ��。図17は本発明の第4の実施形態を示す平面� ��、図18は図17のA-A線における断面図である。

 図18に示すように本実施形態のEBG素子401� �、導体片の周期配列が第1誘電体板418を介し� ��2つの導体層によって形成されている。それ ぞれの導体片を図18の上から順に第1層導体片 (第1導体片となる)412、第2層導体片(第2導体片 となる)422とすると、図17に示すように第1層� �体片412と第2層導体片422との間で重なり合う� ��域432が存在する。重なり合う領域432は第2層 導体片422の周期配列から第1層導体片412を上� �左右半周期ずらして周期配列することによ� �容易に形成することが可能である。

 上面から見た時に重なり合う領域432では� ��1層導体片412と第2層導体片422とが第1誘電体� ��418を介して対向する構造となるため、この� ��なり合う領域においては隣接する第1層導体 片412と第2層導体片422間で容量が生じる。重� �り合う領域432の面積を増やことにより、直� �容量Cを増やすことが容易となるため、第1層 導体片412及び第2層導体片422を小型化しても� �列容量Cの値を保つことが可能となり、結果� ��して第1層導体片412及び第2層導体片422の小� �化が可能となる。

 また、図17及び図18において、403は導体プ レーン、404は開口部、405は島状電極、406は平 面型インダクタンス要素、417は第1導体柱、42 7は第2導体柱、428は第2誘電体板である。第1� �導体片412は第1導体柱417で島状電極405と電気� ��に接続され、第2層導体片422は第2導体柱427� �導体プレーン403と電気的に接続されている� �島状電極405と導体プレーン403は平面型イン� �クタンス要素406を介して接続されている。

 ここで、第1層導体片412、及び第2層導体� �422と導体プレーン403との電気的な接続方法� �しては、図18とは逆に第1層導体片412を第1導� ��柱417で導体プレーン403と電気的に接続し、� ��2層導体片422を第2導体柱427で島状電極405と� �気的に接続しても良い。また、第1層導体片4 12、第2層導体片422ともそれぞれ第1導体柱417� �第2導体柱427を介して島状電極405と電気的に� ��続しても良い。これらの場合においては、� ��ずれも島状電極405と導体プレーン403は平面� ��インダクタンス要素406を介して接続される� ��

 なお、第1誘電体板418としては高誘電率材 料を用いたり、或いは第1誘電体板418の厚み� �薄くすることにより、直列容量Cを増加させ� ��ことも可能である。更に、本実施形態のEBG� ��子401を構成する第1層導体片412及び第2層導� �片422のレイアウトとしては、図17に示す正方 形に限らず、正六角形の三角格子配列等でも 良いことはもちろんである。

 (第5の実施形態)
 本発明のEBG素子は、アンテナの反射板とし� ��用いることが可能である。図19は本発明の� �1の実施形態のEBG素子を反射板として用いた� ��ッチアンテナの一例を示す図である。パッ� ��アンテナ510は反射板としてのEBG素子101、ア� ��テナエレメント511及び給電線521より構成さ� ��ている。

 パッチアンテナ510の使用周波数帯を反射� ��として用いるEBG素子のバンドギャップ周波� ��帯域内に収まるように設計することにより� ��表面波がEBG素子101中を伝播できなくなるた� ��裏面放射が抑圧され、アンテナ特性の劣化� ��防止することが可能となる。また、パッチ� ��ンテナ以外のアンテナの反射板として第1の 実施形態のEBG素子を用いることも可能である 。

 図20は本発明の第1の実施形態のEBG素子を� ��射板として用いた逆L型アンテナの一例を示 す図である。パッチアンテナ510と同様に逆L� �アンテナ520は反射板としてのEBG素子101、ア� �テナエレメント511及び給電線521より構成さ� �ている。逆L型アンテナ520の使用周波数帯を� ��射板として用いるEBG素子のバンドギャップ� ��波数帯域内に収まるように設計することに� ��り、表面波がEBG素子101中を伝播できなくな� ��ため、パッチアンテナ510の場合と同様に裏� ��放射が抑圧され、アンテナ特性の劣化を防� ��することが可能となる。

 また逆L型アンテナ520の場合には、EBG素子 101の反射板に対して電磁波が同相反射するこ とにより、放射効率が向上し、且つ、アンテ ナエレメント511をEBG素子101表面に近接して配 置することが可能となるため、逆L型アンテ� �520全体の薄型化が可能となる。

 なお、図19、図20を用いた説明したアンテ ナの実施形態では、反射板として本発明の第 1の実施形態のEBG素子101を用いているが、本� �明の第2乃至第4の実施形態のEBG素子を用いる ことも可能である。

 (第6の実施形態)
 本発明のEBG素子によりコモンモードフィル� ��を構成することも可能である。図21はその� �うな本発明の第1の実施形態のEBG素子を用い� ��チップ部品型コモンモードフィルタの一例� ��示す図である。図21に示すチップ部品型コ� �ンモードフィルタ610は、コモンモードフィ� �タとして機能するEBG素子101が基板611上に形� �されており、層構成としては図7の断面図と� ��逆に下から順に導体片102を形成する層、導� ��プレーン103層となっている。

 基板611はEBG素子101の厚みが、例えば、100� ��クロンメートル以下の場合にEBG素子101を機� ��的に補強するためのものである。また2つの パッド612、622がそれぞれ導体プレーン103上の 端部の2箇所に形成され、パッド612、622はEBG� �子101の導体部と電気的に接続されている。

 導体層の層構成としては、図21の例とは� �に下から順に導体プレーン103、導体片102を� �成する層を基板611上に形成することも可能� �ある。この場合、2つのパッド612、622はEBG素� ��101の端部の2箇所で且つ導体片102上に形成す ることにより、パッド612、622をEBG素子101の導 体部と電気的に接続することが可能である。

 本実施形態のチップ部品型コモンモード� ��ィルタ610は、例えば、IPDの製造プロセスを� ��い、基板611としてガラス基板等を使用して� ��製することが可能である。即ち、基板611上� ��EBG素子101及びパッド612、622を形成する導体� ��び誘電体を成膜することにより実現可能で� ��る。

 なお、図21の例ではコモンモードフィル� �として機能するEBG素子として第1の実施形態� ��EBG素子101を用いているが、本発明の第2乃至 第4の実施形態のEBG構造を用いることも可能� �ある。

 図22及び図23は本実施形態のチップ部品型 コモンモードフィルタ610をPCB(printed-circuit boa rd) 613上に実装した例を示す図である。図22� �平面図、図23は図22のB-B線における断面図を� ��す。図22及び図23に示す構成例では、PCB613は 分離された2つのグランドパターンの第1グラ� ��ドパターン614と第2グランドパターン624を具 備している。第1グランドパターン614と第2グ� ��ンドパターン624はビア615を介してPCB613上の� ��ッド616と電気的に接続されている。第1及び 第2のグランドパターンはPCB613内のグランド� �604を形成するものである。

 ここで、PCB613上のパッド616とチップ部品� ��コモンモードフィルタ610の図21に示すよう� �第1パッド612及び第2パッド622(図22及び図23で� ��図示せず)とをそれぞれ半田等により電気的 に接続する。そうすることで、チップ部品型 コモンモードフィルタ610はPCB613内の第1グラ� �ドパターン614と第2グランドパターン624との� ��に電気的に接続された形となる。

 このように図21に示した実施形態のチッ� �部品型コモンモードフィルタ610を介してPCB61 3内の分離された2つのグランドパターンを電� ��的に接続することにより、一方のグランド� ��ターンからもう一方のグランドパターンへ� ��コモンモード電流の伝播を抑制することが� ��能となる。

 (第7の実施形態)
 本発明のEBG素子をPCB内部に設けることによ� ��、コモンモードフィルタをPCBに内蔵させる� ��とも可能である。図24は本発明の第1の実施� ��態のEBG素子により構成されるコモンモード� ��ィルタ710を内蔵したPCB713の一例を示す平面� ��、図25は図24のC-C線における断面図を示す。

 図24に示すPCB713は2つのグランドパターン� ��ある第1グランドパターン714と第2グランド� �ターン724、EBG素子101により構成されるコモ� �モードフィルタ710、ノイズ源となるデバイ� �715及びノイズの影響を受けやすいデバイス72 5を具備している。

 ノイズ源となるデバイス715のグランド端� ��が第1グランドパターン714と電気的に接続さ れ、ノイズの影響を受けやすいデバイス725の グランド端子が第2グランドパターン724と電� �的に接続されている。また、第1グランドパ� ��ーン714と第2グランドパターン724がコモンモ ードフィルタ710を介して電気的に接続されて いる。

 その様子を示すのが図25の断面図である� �第1グランドパターン714と第2グランドパター ン724が形成されているPCB713内のグランド層704 にEBG素子101の導体プレーン103を配置し、PCB713 内のグランド層704とは別の層に導体片102の周 期配列を配置することにより(図7参照)、PCB713 内にEBG素子101を設けることが可能である。

 ここで、グランド層704に形成されている� ��1グランドパターン714、第2グランドパター� �724及びEBG素子101の導体プレーン103を連続し� �パターンとすることにより、EBG素子101の導� �プレーン103用の導体層を余分に設けること� �く、コモンモードフィルタ710を介して第1グ� ��ンドパターン714と第2グランドパターン724を 電気的に接続することが可能となる。

 図25に示す構造により、部品のフィルタ� �用いることなくノイズ源となるデバイス715� �の第1グランドパターン714から第2グランドパ ターン724へのコモンモード電流の伝播を抑制 することが可能となる。そのため、ノイズの 影響を受けやすいデバイス725がコモンモード 電流により受ける影響を抑えることが可能と なる。

 図24ではノイズの影響を受けやすいデバ� �ス725をコモンモード電流から保護する目的� �コモンモードフィルタ710をPCB713に内蔵する� �を示しているが、PCB713と接続するケーブル� �らのコモンモード放射を抑制する目的で、� �モンモードフィルタ710を用いることも可能� �ある。

 図26は本発明の第1の実施形態のEBG素子を� ��いたコモンモードフィルタ710を内蔵する別� ��PCB713の例を示す平面図である。図27は図26の D-D線における断面図を示す。

 図26に示すようにケーブル717と接続され� �PCB713上のコネクタ716を囲うようにコネクタ71 6の周辺部に本実施形態のEBG素子により構成� �れるコモンモードフィルタ710が配置されて� �る。PCB713上のコネクタ716をPCB713の第2グラン� ��パターン724と電気的に接続することにより� ��コネクタ716にケーブル717をつないだ時に、� ��ーブル717のグランドは第2グランドパターン 724と電気的に接続されることになる。

ここで、コモンモードフィルタ710がなく、 図27における第1グランドパターン714と第2グ� �ンドパターン724が連続した導体プレーンで� �る場合には、PCB713の内部で発生したコモン� �ード電流Iが連続した導体プレーンを流れ、� ��ネクタ716を経由してケーブル717へ伝播する� ��

 それに対して、所望の周波数帯域でバン� ��ギャップが現れるEBG素子101を図26に示すよ� �にコネクタ716の周辺部に配置することによ� �、第1グランドパターン714を流れるコモンモ� ��ド電流Iのコネクタ716への伝播が抑制される ため、ケーブル717への伝播も抑制される。結 果としてケーブル717からの不要電磁波の発生 を抑制することが可能となる。

 同時に外部の不要電磁波によりケーブル7 17のグランドにコモンモード電流Iが流れる場 合も同様にEBG素子101によりコネクタ716から第 1グランドパターン714側へのコモンモード電� �Iの伝播も抑制される。よって、PCB713内部の� ��路動作特性がコモンモード電流Iにより受け る影響を抑えることが可能となる。

 なお、図24と図25、及び図26と図27の例で� �コモンモードフィルタ710として第1の実施形� ��のEBG素子101を用いているが、本発明の第2乃 至第4の実施形態のEBG素子を用いても良い。

 (第8の実施形態)
 本発明のEBG素子を用いて平行平板導波路型E BG素子を構成することも可能である。図28は� �のような本発明の第1の実施形態のEBG素子を� ��いた平行平板導波路型EBG素子を示す断面図� ��ある。平行平板導波路型EBG素子811は第1導体 プレーン814、第1誘電体板818、および図7のEBG� ��子101により構成されている。

 第1導体プレーン814とEBG素子101の導体プレ ーン103の間の導体層にEBG素子101の導体片102の 周期配列は設けられている。各導体片102とEBG 素子101の導体プレーン103とを電気的に接続す る導体柱107は層間ビアにより形成されている 。なおここでは、EBG素子として第1の実施形� �のEBG素子101を用いているが、第2乃至第4の実 施形態のEBG素子を用いることも可能である。

 更に、平行平板導波路型EBG素子810の構成� ��素であるEBG素子に用いる導体柱として貫通� ��アを用いることも可能である。図29は導体� �として貫通ビア827を用いた場合の第1の実施� ��態のEBG素子101を構成要素とする平行平板導� ��路型EBG素子の一例を示す。なおここでは、E BG素子として第1の実施形態のEBG素子101を用い ているが、第2乃至第4の実施形態のEBG素子を� ��いることも可能である。図29において第1導� ��プレーン814のビア貫通部にクリアランス828� ��設けることによりEBG素子101と第1導体プレー ン814とを電気的に非接触にすることが可能と なる。これにより、第1導体プレーン814及び� �体プレーン103を電気的に非接触にすること� �可能となる。

 さらに、第1誘電体板818に高誘電率材料を 用いたり、或いは第1誘電体板818の厚みを薄� �することにより、容量C1を増加させることも 可能である。更に、本実施形態の平行平板導 波路型EBG素子810を構成する導体片112のレイア ウトとしては、図9(b)に示す正方形に限らず� �正六角形の三角格子配列等でも良いことは� �ちろんである。

 (第9の実施形態)
本発明の平行平板導波路型EBG素子を用いて電 源ノイズ抑制フィルタを構成することも可能 である。図30及び図31はそのような本発明の� �8の実施形態の平行平板導波路型EBG素子を用� ��た電源ノイズ抑制フィルタを内蔵するPCBの� ��例を示すものである。図30は平面図、図31は 図30のE-E線における断面図である。

 図31に示すようにPCB813内の第1導体プレー� ��814及び第2導体プレーン824のうちの一方が電 源層、もう一方がグランド層となっている。 PCB813上にはノイズ源となるデバイス815、ノイ ズの影響を受けやすいデバイス825が実装され ており、それぞれのデバイスは電源層及びグ ランド層と電気的に接続されている。PCB813内 の電源・グランド層間のうちの一部領域に電 源ノイズ抑制フィルタ810が配置されている。

 電源ノイズ抑制フィルタ810は図28の平行� �板導波路型EBG素子811により構成されている� �平行平板導波路型EBG素子811は第1導体プレー� ��814と図7のEBG素子101により構成されており、 EBG素子101の導体プレーン103はPCB813内の第2導� �プレーン824層の一部分に形成され、EBG素子10 1の導体片102の周期配列は第1導体プレーン814� ��第2導体プレーン824の間の導体層に設けられ ている。各導体片102とEBG素子101の導体プレー ン103とを電気的に接続する導体柱107は層間ビ アにより形成されている。

 なお、図31に示す例においては、EBG素子10 1の導体プレーン103が下層側の導体プレーン� �である第2導体プレーン824に形成されている� ��、上層側の導体プレーン層である第1導体プ レーン814にEBG素子101の導体プレーン103を形成 してもよい。

電源ノイズ抑制フィルタ810の配置箇所は図 30、図31に示すように電源ノイズ抑制フィル� �810によって第1導体プレーン814及び第2導体プ レーン824がともにノイズ源となるデバイス815 側とノイズの影響を受けやすいデバイス825側 とに分離されるようなレイアウトとなってい る。

 このように電源ノイズ抑制フィルタ810を� ��置することにより、ノイズ源となるデバイ� ��815から電源・グランドをなす第1導体プレー ン814と第2導体プレーン824の層間を伝播する� �源ノイズを抑制することが可能となる。そ� �て、ノイズの影響を受けやすいデバイス825� �誤動作抑制、及びPCB813からの不要電磁放射� �抑制することが可能となる。

 なお、電源ノイズ抑制フィルタ810の配置� ��所は、図30及び図31の例では電源・グランド 層間のうちの一部領域となっているが、第1� �体プレーン814及び第2導体プレーン824全面に� ��源ノイズ抑制フィルタ810をレイアウトする� ��とも可能である。この場合も、図30及び図31 の例と同様にノイズ源となるデバイス815から 電源・グランドをなす第1導体プレーン814と� �2導体プレーン824の層間を伝播する電源ノイ� ��を抑制することが可能となり、ノイズの影� ��を受けやすいデバイス825の誤動作抑制及びP CB813からの不要電磁放射を抑制することが可� ��となる。

 更に、図32は電源ノイズ抑制フィルタ810� �内蔵するPCBの別の一例を示す断面図である� �ノイズ源となるデバイス815側もしくはノイ� �の影響を受けやすいデバイス825を搭載するPC B813において、第1導体プレーン814と第2導体プ レーン824により構成される平行平板の周囲に 電源ノイズ抑制フィルタ810が配置されている 。このようにノイズ源となるデバイス815側の 周囲を電源ノイズ抑制フィルタ810で囲うこと により、PCB813から外部への不要電磁放射を抑 制することが可能となり、またノイズの影響 を受けやすいデバイス825の周囲を電源ノイズ 抑制フィルタ810で囲うことにより、外部から の不要電磁放射によりPCB813内部へ伝播する電 源ノイズを抑制することが可能となる。

 また、本発明のEBG素子を用いた電源ノイ� ��抑制フィルタを半導体パッケージのインタ� ��ポーザ内に構成することも可能である。図3 3はそのような本発明のEBG素子を具備する電� �ノイズ抑制フィルタを内蔵するインターポ� �ザ823の一例を示す断面図である。

 図33に示すようにインターポーザ823の第1� ��体プレーン814及び第2導体プレーン824のうち の一方が電源層、もう一方がグランド層とな っている。インターポーザ823上には半導体チ ップ835が実装されており、電源層及びグラン ド層と電気的に接続されている。電源ノイズ 抑制フィルタ810の層構成は図30及び図31に示� �電源ノイズ抑制フィルタを内蔵するPCB813と� �様である。インターポーザ823の電源・グラ� �ド層間全領域に電源ノイズ抑制フィルタ810� �構成されている。

 これにより、半導体チップ835から電源・� ��ランドをなす第1導体プレーン814と第2導体� �レーン824の層間を伝播する電源ノイズを抑� �することが可能となり、BGA816を介してイン� �ーポーザ823と電気的に接続される外部回路� �の電源ノイズの伝播を抑制することが可能� �なる。

 同時に、外部回路からBGA816を介してインタ� ��ポーザ823へ伝播する電源ノイズがインター� ��ーザ823内の電源ノイズ抑制フィルタ810によ� ��半導体チップ835への伝播が抑制されるため� ��電源ノイズによる半導体チップ835の誤動作� ��抑制することが可能となる。
 また、図33の例ではインターポーザ823の電� �・グランド層間全領域に電源ノイズ抑制フ� �ルタ810が構成されているが、PCBの場合同様� �電源・グランド層間の一部分に電源ノイズ� �制フィルタ810を形成することも可能である� �図34は電源・グランド層間の一部分に電源ノ イズ抑制フィルタ810を形成した例を示す。図 34において、インターポーザ823内の電源・グ� ��ンド層と半導体チップ835との接続部840と、� ��ンターポーザ823内の電源・グランド層と外� ��回路との接続部850の間に電源ノイズ抑制フ� ��ルタ810が設けられている。このため、イン� ��ーポーザ823内の電源ノイズ抑制フィルタ810� ��より、半導体チップ835と外部回路間の電磁� ��伝播を抑制することが可能となる。

 なお、図30と図31、及びや図33の例では電� ��ノイズ抑制フィルタ810の構成要素として用� ��るEBG素子として第1の実施形態のEBG素子101を 用いているが、第2乃至第4の実施形態のEBG素� ��を用いることも可能である。

 更に、電源ノイズ抑制フィルタ810として� ��29に示すような導体柱として貫通ビア827を� �いた平行平板導波路型EBG素子を用いること� �可能である。図34は導体柱として貫通ビア827 を用いた場合の第1の実施形態のEBG素子101を� �成要素とする電源ノイズ抑制フィルタを内� �するPCBの一例を示す。なおここでは、EBG素� �として第1の実施形態のEBG素子101を用いてい� ��が、第2乃至第4の実施形態のEBG素子を用い� �ことも可能である。図34において第1導体プ� �ーン814のビア貫通部にクリアランス828を設� �ることによりEBG素子101と第1導体プレーン814� ��を電気的に非接触にすることが可能となる� ��これにより、第1導体プレーン814及び第2導� �プレーン824のうちの一方を電源層、もう一� �をグランド層に用いることができる。

 また、以上説明した各実施形態では、EBG� ��子の導体片、導体プレーンの開口部、並列� ��インダクタンス要素等を二次元に周期配列� ��た例を示したが、本発明は、これに限るこ� ��なく、一次元に周期配列しても同様の効果� ��得られる。

以上、本発明の代表的な実施形態について 説明したが、本発明は、本願の請求の範囲に よって規定される、その精神または主要な特 徴から逸脱することなく、他の種々の形で実 施することができる。そのため、前述した各 実施形態は単なる例示にすぎず、限定的に解 釈されるべきではない。本発明の範囲は特許 請求の範囲によって示すものであって、明細 書や要約書の記載には拘束されない。さらに 、特許請求の範囲の均等範囲に属する変形や 変更はすべて本発明の範囲内のものである。