Es wird allgemein erstrebt, eine integrierte Schaltungsanord- nung, d. h. eine Schaltung, die in einem Substrat integriert ist, mit immer höherer Packungsdichte zu erzeugen.

In DE 197 27 436 Cl wird eine DRAM-Zellenanordnung beschrie- ben, bei der eine Speicherzelle einen ersten Transistor, eine Diodenstruktur und einen zweiten Transistor umfaßt. Der erste Transistor und der zweite Transistor teilen sich ein gemein- sames Source/Drain-Gebiet und sind zwischen einen Spannungs- anschluß und eine Bitleitung geschaltet. Eine Gateelektrode des zweiten Transistors ist mit einer Wortleitung verbunden.

Die Diodenstruktur ist zwischen die Gateelektrode des ersten Transistors und das gemeinsame Source/Drain-Gebiet geschal- tet. Die Transistoren sind übereinander angeordnet und als vertikale MOS-Transistoren ausgebildet. Das gemeinsame Sour- ce/Drain-Gebiet ist in einer Halbleiterstruktur angeordnet, an deren Flanken Gateelektroden der Transistoren in Form von Spacern angeordnet sind. Die Diodenstruktur besteht aus einer Schottkydiode und einer Tunneldiode, die in Reihe geschaltet sind. Die Tunneldiode wird durch die Gateelektrode des ersten Transistors, eine dielektrische Schicht, die auf der Ga- teelektrode des ersten Transistors angeordnet ist, und durch einen weiteren leitenden Spacer, der durch die dielektrische Schicht von der Gateelektrode des ersten Transistors getrennt ist, gebildet. Die Schottkydiode wird durch eine leitfähige Struktur aus Metallsilizid, die auf einem oberen Teil des weiteren leitenden Spacers angeordnet ist und an das gemein- same Source/Drain-Gebiet angrenzt, und den leitenden Spacer gebildet.

In der EP 0 537 203 wird eine DRAM-Zellenanordnung beschrie- ben, bei der eine Speicherzelle einen planaren ersten Transi- stor, einen planaren zweiten Transistor und einen spannungs- abhängigen Widerstand umfaßt. Der erste Transistor und der zweite Transistor weisen ein gemeinsames Source/Drain-Gebiet auf und sind zwischen einen Spannungsanschluß und eine Bit- leitung geschaltet. Eine Gateelektrode des ersten Transistors ist aber einem Gatedielektrikum und einem Metallfilm, der aber dem gemeinsamen Source/Drain-Gebiet angeordnet ist, an- geordnet. Das gemeinsame Source/Drain-Gebiet ist aber den spannungsabhängigen Widerstand mit der Gateelektrode des er- sten Transistors verbunden. Der spannungsabhängige Widerstand ist z. B. ein Schottkyübergang und wird durch die Gateelektro- de des ersten Transistors und den Metallfilm gebildet. Eine Gateelektrode des zweiten Transistors ist mit einer Wortlei- tung verbunden. Der spannungsabhängige Widerstand erfordert keinen zusätzlichen Platzbedarf, was zur Erhöhung der Pak- kungsdichte der DRAM-Zellenanordnung beiträgt.

Der Erfindung liegt das Problem zugrunde, eine weitere inte- grierte Schaltungsanordnung anzugeben, die eine DRAM- Zellenanordnung mit hoher Packungsdichte umfassen kann. Fer- ner soll ein Verfahren zur Herstellung einer solchen inte- grierten Schaltungsanordnung angegeben werden.

Das Problem wird gelöst durch eine integrierte Schaltungsan- ordnung, die einen planaren ersten Transistor umfaßt, dessen erstes Source/Drain-Gebiet und dessen zweites Source/Drain- Gebiet in einem Substrat angeordnet sind und an eine Hauptfläche des Substrats angrenzen. Eine Gateelektrode des ersten Transistors ist über dem Substrat angeordnet. Eine Di- ode ist so zwischen das erste Source/Drain-Gebiet und die Ga- teelektrode geschaltet, daß ein Abfließen von Ladung von der Gateelektrode zum ersten Source/Drain-Gebiet erschwert wird.

Eine Diodenschicht, die Teil der Diode ist, ist auf minde- stens einem Teil des ersten Source/Drain-Gebiets angeordnet.

Eine leitende Struktur, die ein weiterer Teil der Diode ist, ist über mindestens einem Teil der Gateelektrode und auf der Diodenschicht angeordnet.

Das Problem wird ferner gelöst durch ein Verfahren zur Her- stellung einer integrierten Schaltungsanordnung, bei dem durch maskierte Implantation eines Substrats ein erstes Sour- ce/Drain-Gebiet und ein zweites Source/Drain-Gebiet eines planaren ersten Transistors erzeugt werden, so daß sie an ei- ne Hauptfläche des Substrats angrenzen. Über dem Substrat wird eine Gateelektrode des ersten Transistors erzeugt. Eine Diodenschicht, die Teil einer Diode ist, wird auf mindestens einem Teil des ersten Source/Drain-Gebiets erzeugt. Eine lei- tende Struktur, die ein weiterer Teil der Diode ist, wird so erzeugt, daß sie über mindestens einem Teil der Gateelektrode und auf der Diodenschicht angeordnet ist. Die Diode wird so erzeugt, daß ein Abfließen von Ladung von der Gateelektrode zum ersten Source/Drain-Gebiet erschwert wird.

Da die Diode über dem ersten Transistor angeordnet ist, kann die integrierte Schaltungsanordnung eine hohe Packungsdichte aufweisen. Im Gegensatz zur EP 0 537 203 kann der erste Tran- sistor wie ein Transistor in der derzeit üblichen Halbleiter- fertigung hergestellt werden. Erst durch nachfolgende Prozeß- schritte wird die Diode hergestellt. Der Schottkyübergang ge- mäß EP 0 537 203 muß teilweise vor der Fertigstellung des Transistors erzeugt werden, da der Metallfilm unter der Ga- teelektrode angeordnet ist. Außerdem können die Source/Drain- Gebiete des Transistors gemäß EP 0 537 203 nicht wie im her- kömmlichen Verfahren nach Erzeugung der Gateelektrode durch Implantation erzeugt werden, da die Gateelektrode über einem größeren Teil des ersten Source/Drain-Gebiets angeordnet ist, auf dem der Metallfilm liegt. Ein weiterer Unterschied zur EP 0 537 203 besteht darin, daß die Gateelektrode des ersten Transistors nicht Teil der Diode ist, so daß aufgrund der freien Wahl des Materials der leitenden Struktur elektrische

Eigenschaften der Diode unabhängig von der Gateelektrode op- timiert werden können.

Umfaßt die integrierte Schaltungsanordnung zusätzlich zum er- sten Transistor und der Diode einen zweiten Transistor, des- sen erstes Source/Drain-Gebiet mit dem ersten Source/Drain- Gebiet des ersten Transistors verbunden ist, so kann die in- tegrierte Schaltungsanordnung eine DRAM-Zellenanordnung um- fassen. Der erste Transistor, die Diode und der zweite Tran- sistor sind Teile einer Speicherzelle der DRAM- Zellenanordnung. Der erste Transistor und der zweite Transi- stor sind zwischen einen Spannungsanschluß und eine Bitlei- tung geschaltet. Eine Gateelektrode des zweiten Transistors ist mit einer Wortleitung verbunden. Die DRAM-Zellenanordnung ist in diesem Fall eine dynamische selbstverstärkende Spei- cherzellenanordnung.

Das Speichern einer logischen 1 in der Speicherzelle kann beispielsweise folgendermaßen durchgeführt werden : An die Bitleitung und an die Wortleitung der Speicherzelle wird eine Spannung angelegt, so daß Ladung über die Diode auf die Ga- teelektrode des ersten Transistors fließt.

Zum Speichern einer logischen 0 in der Speicherzelle wird an die Wortleitung eine Spannung angelegt, an die Bitleitung je- doch nicht, so daß kein Strom über die Diode auf die Ga- teelektrode des ersten Transistors fließt.

Zum Auslesen der Information wird an die Wortleitung und an die Bitleitung eine Spannung angelegt und geprüft, ob ein Strom durch die Bitleitung fließt oder nicht. Ist in der Speicherzelle die logische 1 gespeichert, so ist aufgrund der Ladung auf der Gateelektrode des ersten Transistors der erste Transistor eingeschaltet, so daß ein Strom vom Spannungsan- schluß zu den Transistoren und durch die Bitleitung fließen kann. Die Ladung wird beim Auslesen auf der Gateelektrode des ersten Transistors gehalten, da die Diode so gepolt ist, daß

die Ladung aber die Diode nur erschwert abfließen kann. Ist in der Speicherzelle die logische 0 gespeichert, so fließt durch die Bitleitung kein Strom, da der erste Transistor auf- grund fehlender Ladung auf seiner Gateelektrode gesperrt ist.

Umfaßt die integrierte Schaltungsanordnung eine DRAM- Zellenanordnung, so ist es zur Verkleinerung des Prozeßauf- wands vorteilhaft, wenn der zweite Transistor ebenfalls planar ist. Die Source/Drain-Gebiete und die Gateelektroden der Transistoren können dann gleichzeitig erzeugt werden. Zur Erhöhung der Packungsdichte ist es besonders vorteilhaft, wenn das erste Source/Drain-Gebiet des ersten Transistors und das erste Source/Drain-Gebiet des zweiten Transistors als ge- meinsames Source/Drain-Gebiet ausgestaltet sind. Die Ga- teelektrode des zweiten Transistors kann Teil der Wortleitung sein.

Die Diodenschicht kann z. B. leitendes Material enthalten, so daß die Diode eine Schottkydiode ist.

Damit der Stromfluß durch die Diode von der Temperatur unab- hängig ist, ist es vorteilhaft, wenn die Diode als Tunneldi- ode ausgestaltet ist. Dazu enthält die Diodenschicht isolie- rendes Material. Die Dicke der Diodenschicht ist dabei so be- messen, daß ein Strom durch die Diodenschicht im wesentlichen aufgrund von Tunneln von Elektronen durch die Diodenschicht entsteht. Die Diodenschicht besteht beispielsweise aus Si02 und ist vorzugsweise dünner als 3 nm. Das Si02 kann abge- schieden werden oder durch thermische Oxidation aufgewachsen werden. Die Diodenschicht kann Nitrid oder Siliziumnitrid enthalten. Die Diodenschicht kann auch mehrere Teilschichten umfassen. Die Diode wird durch das erste Source/Drain-Gebiet des ersten Transistors, die Diodenschicht und die leitende Struktur gebildet. Im Gegensatz zur Diodenstruktur der DRAM- Zellenanordnung gemäß DE 197 27 436 Cl umfaßt die Diode nur

drei Elemente und ist mit einem geringeren Prozeßaufwand her- stellbar.

Eine Möglichkeit die Diode so zu polen, daß ein Stromfluß von der Gateelektrode des ersten Transistors zum ersten Sour- ce/Drain-Gebiet des ersten Transistors erschwert wird, be- steht darin, eine kleinere Dotierstoffkonzentration für die leitende Struktur als für das erste Source/Drain-Gebiet des ersten Transistors vorzusehen, wobei die leitende Struktur und das erste Source/Drain-Gebiet des ersten Transistors den- selben Leitfähigkeitstyp aufweisen.

Damit die Diodenschicht besonders gleichmäßig und dünn ist, kann sie durch Rapid Thermal Nitridation (RTN) bei ca. 1000°C mit NH3 aufgewachsen werden. Der Prozeß begrenzt sich schon bei geringen Dicken selbst, d. h. die bereits aufgewachsene Diodenschicht verhindert eine weitere Diffusion von Atomen zur Hauptfläche des Substrats.

Bei der Erzeugung der Diodenschicht kann zunächst eine weite- re Schicht auf der Gateelektrode erzeugt werden. Die Dioden- schicht kann z. B. durch thermische Oxidation erzeugt werden, so daß auf der Gateelektrode die weitere Schicht erzeugt wird. Anschließend wird die weitere Schicht durch einen mas- kierten Ätzprozeß entfernt.

Um bei der Erzeugung der Diodenschicht zu verhindern, das da- bei die weitere Schicht auf der Gateelektrode erzeugt wird, kann vor Erzeugung der Diodenschicht eine schützende Struktur auf der Gateelektrode erzeugt werden. Die schützende Struktur wird nach Erzeugung der Diodenschicht entfernt.

Vorzugsweise weist die Gateelektrode eine rauhere Oberfläche auf als das erste Source/Drain-Gebiet. Beispielsweise kann die Gateelektrode aus dotiertem Polysilizium erzeugt werden, und das Substrat kann mindestens im Bereich des ersten Sour- ce/Drain-Gebiets monokristallines Silizium enthalten. Wird

die Diodenschicht z. B. durch thermische Oxidation erzeugt, so wird auf der Gateelektrode die weitere Schicht erzeugt, die aufgrund der rauhen Oberfläche der Gateelektrode inhomogen wächst. Der Widerstand der weiteren Schicht ist im Vergleich zum Widerstand der Diodenschicht vernachlässigbar, da die weitere Schicht aufgrund seiner Inhomogenität einen deutlich höheren Stromfluß zuläßt als die Diodenschicht. Die leitende Struktur wird auf der Diodenschicht und auf der weiteren Schicht erzeugt. Elektrische Widerstände der Diode sind we- sentlich größer als elektrische Widerstände, die durch die Gateelektrode, die weitere Schicht und die leitende Struktur gebildet werden. Ein Entfernen der weiteren Schicht oder die Erzeugung der schützenden Struktur, die die Gateelektrode vor der thermischen Oxidation schützt und die anschließend wieder entfernt wird, ist nicht erforderlich, so daß der Prozeßauf- wand verkleinert wird.

Das Substrat kann ein anderes Halbleitermaterial, wie z. B.

Germanium, enthalten.

Die Diodenschicht und die weitere Schicht können als Teile von isolierendem Material erzeugt werden, das im wesentlichen ganzflächig, z. B. durch unmaskierte thermische Oxidation, aufgebracht wird. Zur Erzeugung der leitenden Struktur kann leitendes Material abgeschieden und strukturiert werden, wo- bei das isolierende Material als Ätzstop dient. Alternativ wird das leitende Material zusammen mit dem isolierenden Ma- terial strukturiert. In beiden Fällen ist zur Erzeugung der Diode nur eine Maske erforderlich, nämlich die zur Struktu- rierung der leitenden Struktur.

Es liegt im Rahmen der Erfindung, wenn nach Erzeugung des er- sten Transistors eine untere isolierende Schicht über dem Transistor abgeschieden wird. In der unteren Schicht kann ei- ne Vertiefung erzeugt werden, so daß mindestens ein Teil der Gateelektrode und des ersten Source/Drain-Gebiets freigelegt werden. Anschließend können die Diodenschicht und die weitere

Schicht erzeugt werden, indem z. B. eine thermische Oxidation durchgeführt wird. Anschließend kann leitendes Material abge- schieden werden. Seitlich außerhalb der Vertiefung befindli- che Teile des leitenden Materials werden entfernt, so daß aus dem leitenden Material die leitende Struktur erzeugt wird.

Zur Erzeugung der Diode ist auch hier nur eine Maske erfor- derlich, nämlich die zur Erzeugung der Vertiefung.

Im folgenden bezeichnet"Höhe"einen Abstand von der Hauptfläche des Substrats längs einer Achse, die senkrecht zur Hauptfläche verläuft.

Beim Abscheiden des leitenden Materials kann die Vertiefung gefüllt werden. Das leitende Material außerhalb der Vertie- fung kann durch chemisch-mechanisches Polieren entfernt wer- den. Es liegt im Rahmen der Erfindung, wenn anschließend durch Rückätzen des leitenden Materials eine Höhe der leiten- den Struktur verkleinert wird. Das leitende Material kann auch so abgeschieden werden, daß Flächen der Vertiefung be- deckt werden, die Vertiefung aber nicht gefüllt wird. Leiten- des Material außerhalb der Vertiefung kann durch chemisch- mechanisches Polieren entfernt werden.

Um den Widerstand der weiteren Schicht zu verkleinern, ist es vorteilhaft, wenn eine Fläche der weiteren Schicht mehr als ca. zwei mal größer ist als eine Fläche der Diodenschicht.

Es liegt im Rahmen der Erfindung, wenn über dem Substrat ein Kondensator angeordnet ist, dessen erste Kondensatorelektrode mit der leitenden Struktur elektrisch verbunden ist. Ein er- ster Teil der ersten Kondensatorelektrode ist auf einem Rand einer Projektion der ersten Kondensatorelektrode auf die Hauptfläche des Substrats angeordnet. Der erste Teil der er- sten Kondensatorelektrode reicht bis zu einer Höhe, die grö- ßer ist als eine Höhe, bis zu der ein zweiter Teil der ersten Kondensatorelektrode reicht, der auf übrigen Teilen der Pro- jektion angeordnet ist. Die erste Kondensatorelektrode weist

folglich innere Flanken und äußere, der Projektion abgewandte Flanken auf. Näherungsweise ist die erste Kondensatorelektro- de z. B. topfförmig. Ein Kondensatordielektrikum des Kondensa- tors bedeckt mindestens den zweiten Teil der ersten Kondensa- torelektrode und die inneren Flanken der ersten Kondensatore- lektrode. Eine zweite Kondensatorelektrode des Kondensators grenzt an das Kondensatordielektrikum an.

Das Vorsehen der inneren Flanken der ersten Kondensatorelek- trode bewirkt eine Erhöhung einer Kapazität des Kondensators ohne den Platzbedarf des Kondensators zu vergrößern.

Umfaßt die integrierte Schaltungsanordnung eine DRAM- Zellenanordnung, so ist das Vorsehen des Kondensators als Teil der Speicherzelle besonders vorteilhaft, da die Menge der auf der Gateelektrode des ersten Transistors gespeicher- ten Ladung vergrößert werden kann, mit der Folge, daß die In- formation der Speicherzelle über einen längeren Zeitraum ge- speichert werden kann, bevor die Information aufgefrischt werden muß.

Eine Höhe des ersten Teils der ersten Kondensatorelektrode kann weniger als ca. 1000nm betragen. Da die Ladung auf dem Kondensator im Gegensatz zur Ladung auf einem Speicherkonden- sator einer DRAM-Zellenanordnung, bei der eine Speicherzelle einen Transistor und den Speicherkondensator umfaßt, das Si- gnal an der Bitleitung nicht erzeugen, sondern lediglich den ersten Transistor im geöffneten Zustand halten muß, kann die Kapazität des Kondensators wesentlich geringer, z. B. fünf mal kleiner, sein als die Kapazität des Speicherkondensators.

Die geringe Höhe der ersten Kondensatorelektrode ermöglicht es, daß die integrierte Schaltungsanordnung zusätzlich zur DRAM-Zellenanordnung eine Logikschaltung umfaßt, die eben- falls im Substrat angeordnet ist. Es kann eine isolierende Schicht abgeschieden und planarisiert werden, die den Konden- sator vollständig bedeckt. Der erste Transistor und der zwei-

te Transistor können gleichzeitig mit Transistoren der Logik- schaltung erzeugt werden.

Zur Erzeugung eines solchen Kondensators liegt es im Rahmen der Erfindung, über dem Substrat eine untere isolierende Schicht abzuscheiden und zu planarisieren. In der unteren Schicht wird eine Vertiefung erzeugt. Leitendes Material wird konform in einer solchen Dicke abgeschieden, daß die Vertie- fung nicht gefüllt wird. Aus dem leitenden Material wird die erste Kondensatorelektrode erzeugt, indem lateral außerhalb der Vertiefung befindliches leitendes Material entfernt wird.

Der erste Teil der ersten Kondensatorelektrode ist an Flanken der Vertiefung angeordnet.

Zur weiteren Erhöhung der Kapazität des Kondensators ohne zu- sätzlichen Platzbedarf ist es vorteilhaft, wenn das Kondensa- tordielektrikum zusätzlich mindestens Teile der äußeren Flan- ken der ersten Kondensatorelektrode bedeckt. Dazu wird bei- spielsweise nach Erzeugung der ersten Kondensatorelektrode ein Teil der unteren Schicht entfernt, so daß Teile der äuße- ren Flanken freigelegt werden.

Zur Erhöhung der Prozeßsicherheit ist es vorteilhaft, wenn über der unteren Schicht eine obere Schicht erzeugt wird, in der eine weitere Vertiefung erzeugt wird, die über der Ver- tiefung angeordnet ist. Das leitende Material der ersten Kon- densatorelektrode wird nach Erzeugung der weiteren Vertiefung abgeschieden. Die erste Kondensatorelektrode wird erzeugt, indem das leitende Material außerhalb der Vertiefung und der weiteren Vertiefung entfernt wird. Nach Erzeugung der ersten Kondensatorelektrode wird die obere Schicht entfernt. Die un- tere Schicht kann dabei als Ätzstop wirken, so daß die Pro- zeßsicherheit erhöht wird, da ein Kurzschluß zwischen dem Substrat und der zweiten Kondensatorelektrode durch Abtragen der unteren Schicht vermieden wird. Ist die obere Schicht nicht selektiv zur unteren Schicht ätzbar, so liegt es im Rahmen der Erfindung, wenn zwischen der unteren Schicht und

der oberen Schicht eine mittlere Schicht erzeugt wird, die als Ätzstop dient.

Die weitere Vertiefung kann zusammen mit der Vertiefung er- zeugt werden. Alternativ wird die weitere Vertiefung nach Er- zeugung der Vertiefung erzeugt.

Die Vertiefung, in der die erste Kondensatorelektrode ange- ordnet ist, kann mit der Vertiefung, in der die leitende Struktur der Diode angeordnet ist, zusammenfallen.

Zur Prozeßvereinfachung ist es vorteilhaft, wenn die erste Kondensatorelektrode mit der leitenden Struktur zusammen- fällt. Darüber hinaus wird die Packungsdichte der integrier- ten Schaltungsanordnung erhöht, da der Kondensator über der Diode angeordnet ist und keinen zusätzlichen Platzbedarf er- fordert.

Alternativ wird zunächst die leitende Struktur und anschlie- ßend die erste Kondensatorelektrode erzeugt. Dies bietet den Vorteil, daß die leitende Struktur und die erste Kondensato- relektrode aus unterschiedlichen Materialien bestehen können oder unterschiedliche Dotierstoffkonzentrationen aufweisen können. Elektrische Eigenschaften des Kondensators und der Diode können folglich unabhängig voneinander optimiert wer- den.

Die leitende Struktur besteht z. B. aus dotiertem Polysilizi- um, das eine Dotierstoffkonzentration zwischen ca. 1017 cm~3 und 1019 cm-3 aufweist. Die Dotierstoffkonzentration bestimmt die Strom-Spannungscharakteristik der Diode und wird dem je- weiligen Verwendungszweck der Speicherzelle angepaßt. Die er- ste Kondensatorelektrode besteht beispielsweise aus dotiertem Polysilizium, das eine möglichst hohe Dotierstoffkonzentrati- on, z. B. ca. 1020 cm-3, aufweist.

Es liegt im Rahmen der Erfindung, wenn zunächst die untere Schicht und die Vertiefung erzeugt werden, in der die leiten- de Struktur erzeugt wird. Anschließend können die obere Schicht, die weitere Vertiefung und der Kondensator erzeugt werden.

Das Kondensatordielektrikum kann Si02, Siliziumnitrid, ein Ferroelektrikum, wie Bariumstrontiumtitanat (BST), oder ande- re Materialien mit einer hohen Dielektrizitätskonstanten ent- halten.

Die zweite Kondensatorelektrode kann z. B. dotiertes Polysili- zium, silizidiertes Polysilizium und/oder ein Metall enthal- ten.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren näher erläutert.

Figur 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem ein erster Transistor, ein zweiter Transi- stor, Transistoren einer Logikschaltung, eine untere Schicht und eine mittlere Schicht erzeugt wurden.

Figur 2a zeigt den Querschnitt aus Figur 1, nachdem eine Ver- tiefung, eine Diodenschicht, eine weitere Schicht und eine leitende Struktur erzeugt wurden.

Figur 2b zeigt eine Aufsicht auf das erste Substrat, in der die Transistoren und die leitende Struktur darge- stellt sind.

Figur 3 zeigt den Querschnitt aus Figur 2a, nachdem eine obe- re Schicht, eine weitere Vertiefung und eine erste Kondensatorelektrode erzeugt wurden.

Figur 4 zeigt den Querschnitt aus Figur 3, nachdem ein Kon- densatordielektrikum und eine zweite Kondensatorelek- trode erzeugt wurden.

Figur 5 zeigt einen Querschnitt durch ein zweites Substrat, nachdem zwei Transistoren, eine Diode und ein Konden- sator erzeugt wurden.

Die Figuren sind nicht maßstabsgetreu.

In einem ersten Ausführungsbeispiel werden in herkömmlicher Weise an einer Hauptfläche H eines p-dotierten ersten Substrats A aus Silizium ein planarer erster Transistor und ein planarer zweiter Transistor erzeugt. Ein erstes Sour- ce/Drain-Gebiet SD des ersten Transistors und ein erstes Source/Drain-Gebiet des zweiten Transistors werden als ge- meinsames Source/Drain-Gebiet erzeugt (siehe Figur 1). Das erste Source/Drain-Gebiet SD des ersten Transistors, ein zweites Source/Drain-Gebiet SD1 des ersten Transistors und ein zweites Source/Drain-Gebiet SD2 des zweiten Transistors weisen eine Dotierstoffkonzentration von ca. 1021 cm-3 auf und sind n-dotiert. Das zweite Source/Drain-Gebiet SD1 des ersten Transistors ist streifenförmig und mit einem Span- nungsanschluß verbunden. Eine Gateelektrode G1 des ersten Transistors und eine Gateelektrode G2 des zweiten Transistors sind über dem ersten Substrat A angeordnet und vom ersten Substrat A durch ein Gatedielektrikum Gd getrennt (siehe Fi- gur 1). Die Gateelektroden Gl, G2 weisen eine Dotierstoffkon- zentration von ca. 1020cl-3 auf. Die Gateelektrode G2 des zweiten Transistors ist Teil einer streifenförmigen Wortlei- tung. Gleichzeitig mit den zwei Transistoren werden Transi- storen einer Logikschaltung Q, die schematisch in Figur 1 dargestellt ist, erzeugt.

Zur Erzeugung von Spacern Sp an Flanken der Gateelektroden G1, G2 der Transistoren wird Si02 in einer Dicke von ca. 50nm abgeschieden und rückgeätzt.

Die Spacer Sp werden mit einer Schicht N aus Siliziumnitrid versehen, indem Siliziumnitrid in einer Dicke von ca. 20nm abgeschieden und rückgeätzt wird, bis die Gateelektroden G1, G2 der Transistoren freigelegt werden (siehe Figur 1).

Zur Erzeugung einer isolierenden unteren Schicht U wird durch ein TEOS-Verfahren Si02 in einer Dicke von ca. 800 nm abge- schieden und durch chemisch-mechanisches Polieren planari- siert. Auf der unteren Schicht U wird eine mittlere Schicht M erzeugt, indem Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden wird (siehe Figur 1).

Mit Hilfe einer ersten Fotolackmaske (nicht dargestellt) wird Siliziumnitrid und Si02 geätzt, bis ein Teil des ersten Sour- ce/Drain-Gebiets SD des ersten Transistors, ein Teil der Schicht N aus Siliziumnitrid und ein Teil der Gateelektrode G1 des ersten Transistors freigelegt werden, so daß eine Ver- tiefung V erzeugt wird, dessen Boden an das erste Sour- ce/Drain-Gebiet SD des ersten Transistors und an die Ga- teelektrode G1 des ersten Transistors angrenzt (siehe Figur 2a). Eine Fläche des freigelegten Teils der Gateelektrode Gl des ersten Transistors ist etwa zwei mal größer als der frei- gelegte Teil des ersten Source/Drain-Gebiets SD des ersten Transistors (siehe Figur 2b).

Nach einer reduzierenden Reinigung mit z. B. Flußsäure wird eine thermische Oxidation durchgeführt. Dabei wird auf dem ersten Source/Drain-Gebiet SD des ersten Transistors eine Di- odenschicht S aus Si02 erzeugt, die ca. 1,5 nm dick ist. Fer- ner wird auf der Gateelektrode G1 des ersten Transistors eine weitere Schicht I erzeugt (siehe Figur 2a).

Zur Erzeugung einer leitenden Struktur L wird in situ dotier- tes Polysilizium in einer Dicke von ca. 70nm abgeschieden, so daß Flächen der Vertiefung V bedeckt werden, die Vertiefung V aber nicht gefüllt wird. Durch chemisch-mechanisches Polieren

wird das leitende Material außerhalb der Vertiefung V ent- fernt, so daß in der Vertiefung V aus dem leitenden Material die leitende Struktur L erzeugt wird, die auf der Dioden- schicht S der Diode und auf der weiteren Schicht I angeordnet ist (siehe Figuren 2a und 2b).

Die Dotierstoffkonzentration der leitenden Struktur L beträgt ca. 1020cl-3. Das erste Source/Drain-Gebiet SD des ersten Transistors, die Diodenschicht S und die leitende Struktur L bilden eine Diode, die zwischen das erste Source/Drain-Gebiet SD des ersten Transistors und die Gateelektrode G1 des ersten Transistors geschaltet ist.

Ein elektrischer Widerstand der Diode ist für einen Stromfluß vom ersten Source/Drain-Gebiet SD des ersten Transistors zur Gateelektrode Gl des ersten Transistors besonders klein, da der Strom von hoch dotierten zu niedrig dotierten Gebieten durch die Diodenschicht S fließt. Diese Richtung des Strom- flusses wird auch als Flußrichtung der Diode bezeichnet. Ein elektrischer Widerstand der Diode für einen Stromfluß von der Gateelektrode G1 des ersten Transistors zum ersten Sour- ce/Drain-Gebiet SD des ersten Transistors ist im Vergleich dazu besonders groß. Diese Richtung des Stromflusses wird auch als Sperrrichtung der Diode bezeichnet. Die Diode ist folglich so geschaltet, daß ein Abfließen von Ladung von der Gateelektrode G1 des ersten Transistors zum ersten Sour- ce/Drain-Gebiet SD des ersten Transistors erschwert wird.

Die Wirkung der weiteren Schicht I auf den Stromfluß durch die Diode ist im Vergleich zur Wirkung der Diodenschicht S vernachlässigbar. Ein Grund dafür ist, daß die Gateelektrode Gl des ersten Transistors aus Polysilizium besteht und folg- lich eine rauhere Oberfläche als das erste Source/Drain- Gebiet DS des ersten Transistors, das aus monokristallines Silizium besteht, aufweist. Die weitere Schicht I wächst auf der rauheren Oberfläche inhomogen, so daß die weitere Schicht I so beschaffen ist, daß hohe Leckströme durch sie fließen

können. Ein weiterer Grund ist, daß eine Fläche der weiteren Schicht I etwa zwei mal größer ist als eine Fläche der Di- odenschicht S.

Es wird eine obere Schicht 0 erzeugt, indem Si02 in einer Dicke von ca. 800 nm abgeschieden wird. Mit Hilfe einer zwei- ten Fotolackmaske (nicht dargestellt) wird in der oberen Schicht 0 eine weitere Vertiefung V* erzeugt, die oberhalb der Vertiefung V angeordnet ist. Dabei wird die leitende Struktur L freigelegt (siehe Figur 3).

Die Erzeugung der weiteren Vertiefung ist gegenüber einer Fehljustierung bezüglich der Vertiefung weitergehend tole- rant, da selektiv zu Siliziumnitrid geätzt wird, so daß Teile der Gateelektroden G1, G2 der Transistoren und Teile des er- sten Substrats A nicht freigelegt werden können. Die mittlere Schicht M wirkt als Ätzstop. Als Ätzmittel ist z. B. C2F6 ge- eignet.

Zur Erzeugung einer ersten Kondensatorelektrode Pl eines Kon- densators wird in situ dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden und durch chemisch mechanisches Polieren planarisiert, so daß das Polysilizium außerhalb der Vertiefung V und der weiteren Vertiefung V* entfernt wird.

Die erste Kondensatorelektrode P1 ist auf der leitenden Struktur L angeordnet.

Anschließend wird die obere Schicht 0 durch Ätzen von Si02 selektiv zu Polysilizium und Siliziumnitrid entfernt, so daß Teile von äußeren, den Mitten der Vertiefungen V, V* abge- wandten Flanken der ersten Kondensatorelektrode P1 freigelegt werden (siehe Figur 4).

An freiliegenden Flächen der ersten Kondensatorelektrode Pl wird ein Kondensatordielektrikum Kd erzeugt, indem Silizium- nitrid in einer Dicke von ca. 7nm abgeschieden und teilweise aufoxidiert wird (siehe Figur 4).

Zur Erzeugung einer zweiten Kondensatorelektrode P2 wird in situ dotiertes Polysilizium in einer Dicke von ca. 100 nm ab- geschieden (siehe Figur 4). Die zweite Kondensatorelektrode P2 weist eine Dotierstoffkonzentration von ca. 1020cl-3 auf.

Durch das vorstehend beschriebene Verfahren wird eine DRAM- Zellenanordnung erzeugt, bei dem eine Speicherzelle den er- sten Transistor, den zweiten Transistor, die Diode und den Kondensator umfaßt. Es wird ein Zwischenoxid Z abgeschieden und planarisiert, das die Kondensatoren bedeckt. Im Zwi- schenoxid Z werden Kontaktlöcher geätzt, die die zweiten Source/Drain-Gebiete SD2 der zweiten Transistoren der Spei- cherzellen freilegen. Zur Erzeugung von weiteren Spacern Sp* an Flanken der Kontaktlöcher wird Si02 in einer Dicke von 25nm abgeschieden und rückgeätzt. Die Kontaktlöcher werden mit Wolfram gefüllt, so daß Kontakte K erzeugt werden, die durch die weiteren Spacer Sp* von der zweiten Kondensatore- lektrode P2 getrennt sind. Auf dem Zwischenoxid werden die Bitleitungen Bl erzeugt, die an die Kontakte K angrenzen und quer zur Wortleitung verlaufen.

In einem zweiten Ausführungsbeispiel werden entsprechend dem ersten Ausführungsbeispiel ausgehend von einem zweiten Substrat B aus Silizium ein erstes Source/Drain-Gebiet SD' eines ersten Transistors, das zugleich als erstes Sour- ce/Drain-Gebiet eines zweiten Transistors wirkt, ein zweites Source/Drain-Gebiet SD1'des ersten Transistors, ein zweites Source/Drain-Gebiet SD2'des zweiten Transistors, eine Ga- teelektrode Gl'des ersten Transistors, eine Gateelektrode G2'des zweiten Transistors, ein Gatedielektrikum GD', Spacer Sp', eine Schicht N'aus Siliziumnitrid, eine Diodenschicht S', eine weitere isolierende Schicht I', eine isolierende un- tere Schicht U', eine mittlere Schicht M', eine Vertiefung V' und eine leitende Struktur L'erzeugt (siehe Figur 5). Im Ge- gensatz zum ersten Ausführungsbeispiel ist jedoch die Dicke der unteren isolierenden Schicht U'ca. 1200 nm dick. Die

leitende Struktur L'dient zugleich als erste Kondensatore- lektrode eines Kondensators.

Entsprechend dem ersten Ausführungsbeispiel wird ein Konden- satordielektrikum Kd'erzeugt. Da die äußeren Flanken der er- sten Kondensatorelektrode, d. h. der leitenden Struktur L', nicht freiliegen, wird das Kondensatordielektrikum Kd'nur an inneren, der Mitte der Vertiefung V'zugewandten Flanken der leitenden Struktur L'erzeugt (siehe Figur 5).

Wie im ersten Ausführungsbeispiel wird durch Abscheiden von in situ dotiertem Polysilizium eine zweite Kondensatorelek- trode P2'erzeugt.

Wie im ersten Ausführungsbeispiel wird auch hier eine DRAM- Zellenanordnung erzeugt, bei dem eine Speicherzelle den er- sten Transistor, den zweiten Transistor, die Diode und den Kondensator umfaßt.

Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Ab- messungen der Schichten, Strukturen, Vertiefungen und Gebiete an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt für die Dotierstoffkonzentration und für die Wahl von Materialien.

Die Source/Drain-Gebiete können p-dotiert, und die Substrate können n-dotiert sein.

Auf die Erzeugung der Kondensatoren kann verzichtet werden.

Eine andere Möglichkeit die ersten Source/Drain-Gebiete mit dem Spannungsanschluß zu verbinden, besteht darin, nach Er- zeugung der zweiten Kondensatorelektrode ein erstes Zwi- schenoxid zu erzeugen, in das Kontaktlöcher zu den zweiten Source/Drain-Gebieten der ersten Transistoren erzeugt werden.

Die Kontaktlöcher werden mit isolierenden Spacern versehen

und mit Wolfram gefüllt, so daß Kontakte erzeugt werden. Auf dem Zwischenoxid werden durch Abscheiden und Strukturierung von leitendem Material Metallbahnen erzeugt, die die Kontakte mit dem Spannungsanschluß verbinden. Anschließend wird ein weiteres Zwischenoxid erzeugt, in das die Kontaktlöcher für die Bitleitungen erzeugt werden. Wie oben beschrieben, werden Kontakte und die Bitleitungen erzeugt.