以下、本発明の実施形態を図面に基づい� ��説明する。

 (第1の実施形態)
 図1は、本発明の第1の実施形態の情報再生� �置としてのリードチャネル100の概略図を示� �。同図において、光ディスク101には、デジ� �ルデータが記録されている。リードチャネ� �100では、この記録データと、この記録デー� �に同期したクロックとの抽出を行っている� �尚、本実施形態では光ディスク101を用いて� �明しているが、この光ディスク101に限らず� �磁気ディスクや光磁気ディスク、又は無線� �信や有線通信にも本発明を応用することは� �能である。

 以下、リードチャネル100の動作を説明す� ��。信号の流れを順に追いながら説明すると� ��光ディスク101に記録されたデジタルデータ� ��、光ピックアップ(読み出し部)102で読み取� �れて記録タイミング情報を含むアナログ信� �として出力される。アナログフロントエン� �(アナログ波形整形部)103は、光ピックアップ 102からのアナログ信号の振幅調整やレベル調 整、及び特定周波数帯域強調や特定周波数帯 域通過などのアナログ処理を行う。その後、 アナログデジタル変換器(アナログデジタル� �換部)104は、アナログフロントエンド103から� ��前記アナログ処理後のアナログ信号のサン� ��リング及び量子化を行って、そのアナログ� ��号を記録タイミング情報を含むデジタル信� ��に変換する。アナログデジタル変換器104に� ��力されるサンプリングクロックclkは、クロ� ��ク生成器(クロック発生部)105で生成される� �波形整形器(デジタル信号整形部)106は、アナ ログデジタル変換器104からのデジタル信号の 振幅調整やレベル調整、及び特定周波数帯域 強調や特定周波数帯域通過などのデジタル処 理を行う。説明の都合上、前記波形整形器106 の出力信号を以下では、wsdt信号と呼ぶこと� �する。

 タイミング検出器(タイミング検出部)107� �、前記波形整形器106からのwsdt信号を用いて� ��位相情報phaseと、オーバーフロー情報overflow と、クロック生成器制御信号(クロック制御� �号)clkctrlとを算出する。これ等の信号の算出 の詳細は以下の図3の説明において行う。前� �クロック生成器105は、前記タイミング検出� �107からのクロック生成器制御信号clkctrlに基� ��いて、その信号値に応じた周期のクロック� ��号clkを生成する。ここで、タイミング検出� ��107は、クロック生成器105で生成されるクロ� ��クclkの周波数が、前記光ディスク101に記録� ��れた記録タイミング情報、即ち、チャネル� ��波数(所望の周波数)よりも高く又は等しく� �るように、クロック生成器制御信号clkctrlを� ��成する。

 そして、FIFO(遅延器)108は、本発明に重要� ��要素である。このFIFO 108は、First In First O utのバッファであって、前記タイミング検出� ��107からのoverflow信号に基づいて、前記波形� �形器106からのwsdt信号と前記タイミング検出� ��107からのphase信号との各遅延量を変化させ� �。この遅延された信号は、各々、wsdt_d信号� �phase_d信号として出力される。また、このFIFO  108は、前記wsdt信号及びphase信号の遅延量を� ��化させたのと同様に、前記タイミング検出� ��107からのoverflow信号の遅延量を変化させて� �ビタビ復号器制御信号vitctrlとして出力する� ��ビタビ復号器109は、前記FIFO 108からの記録� ��イミング情報を含むwsdt_d信号(第1の信号)、p hase_d信号(第1の位相信号)及びvitctrl信号(第1の 選択信号)を用いて、ビタビアルゴリズムに� �づく最尤復号を行って、2値データdataを出力 する。

 前記2値データdata信号は、光ディスク101� �記録されたデジタルデータとほぼ等価であ� �が、リードチャネル100の特性によってはま� �幾つかの誤りが残されている場合もある。� �えば、光ディスク101への記録品質が良くな� �て、ビタビ復号器109の誤り訂正能力を超え� �しまった場合には、誤りを含むデータが2値d ata信号として出力されることになる。これに 対処するように、リードチャネル100の後段で は、2値データdata信号とclk信号とに基づいて� ��リードソロモン復号などの誤り訂正方法で� ��記2値データdata信号が誤り訂正処理される� �そして、その後、誤り訂正されたデジタル� �ータから画像や音声を生成して、ディスプ� �イやスピーカーから出力されたり、そのま� �のデジタルデータとしてコンピュータに送� �される。

 次に、前記図1の示したビタビ復号器109の 内部構成を図2に基づいて説明する。

 図2において、参照値生成器201では、前記 FIFO 108から遅延位相情報phase_dを受ける毎に� �その遅延位相情報phase_dが示す位相における� ��タビ復号での参照値を生成する。この生成� ��、具体的には、その遅延位相情報phase_dが示 す位相の前後に隣接する2つの零位相での参� �値(期待値)を使用して、この2つの参照値間� �線形補間して求めることにより行われる。� �2では、連続する複数の遅延位相情報phase_dに 応じて複数の参照値r11111、r11110~r00000が生成� �れている。

 複数個のブランチメトリック算出部202、2 03~204は、前記FIFO 108からのデジタル信号wsdt_d と、前記参照値生成器201からの対応する参照 値とに基づいて、ブランチメトリックを算出 する。この算出されたブランチメトリックは 、基本的には、パスメトリック算出部208に出 力されて、パスメトリックの生成に用いられ る。

 前記各ブランチメトリック算出部202、203~ 204と前記パスメトリック算出部208との間には 、本発明に重要なセレクタ205、206~207が配置� �れている。これ等のセレクタ205、206~207は、� ��応するブランチメトリック算出部202、203~204 からのブランチメトリックと、「0」値との� �れか一方を選択する。その選択の制御信号� �して、各セレクタ205、206~207には、FIFO 108か� ��のビタビ復号器制御信号vitctrlが入力されて いる。各セレクタ205、206~207は、前記ビタビ� �号器制御信号vitctrlの値が「2」である特定条 件下では、「0」値を選択して、ブランチメ� �リックを強制的に「0」値に設定する。

 パスメトリック算出部(パス選択信号算出 部)208は、各ブランチメトリック算出部202、20 3~204で算出されたブランチメトリック、又は� ��制的に「0」値に設定されたブランチメトリ ックに基づいてパスメトリックを求め、それ と同時にパス選択信号をも求める。このパス メトリック算出部208から出力されるのは、前 記パス選択信号のみである。生き残りパス管 理部209は、前記パスメトリック算出部208から のパス選択信号に基づいて生き残りパスを求 め、その生き残りパスに対応する符号をdata� �号(復号値)として出力する。

 次に、図1に示したリードチャネル100にお いて、アンダーサンプルが発生した時のタイ ミングチャートを図3に示す。

 同図において、光ディスク101に記録され� ��いるデジタルデータをa1~a16とする。同図に� ��ける具体的な値の系列は、{1111000011110000}で� ��る。アナログフロントエンド103からの出力� ��号afeoutは、実線で示すアナログ信号である� ��このアナログ信号afeoutをアナログデジタル� ��換器104で変換した信号が、同図に黒丸で示� ��adcdt信号である。アナログデジタル変換時� �サンプリングクロックはclk信号であり、同� �から判るように、このサンプリングクロッ� �信号clkは、チャネルビット周期とは非同期� �あって、チャネルビット周期よりもclk信号� �周期の方が長く、アンダーサンプルとなっ� �いる。

 チャネルビット周期を1.0とすると、図2の アナログフロントエンド103からのアナログ信 号afeoutは、時刻0から時刻16までのアナログ波 形となる。clk信号の周期は同図では1.2の場合 を描いており、時刻0.3に1つ目の立ち上がり� �ッジがあるので、全ての立ち上がりの時刻� �{0.3、 1.5、 2.7、 3.9、 5.1、 6.3、 7.5、 8. 7、 9.9、 11.1、 12.3、 13.5、 14.7、 15.9}と� �る。時刻0から時刻16までにはクロックエッ� �は同図から判るように14個しかなく、記録デ ータの16個と比べると、2個足りないことにな る。当然ながらアナログデジタル変換器104か らのデジタル信号adcdtの個数も、2つ足りない 。

 アナログデジタル変換器104からのデジタ� ��信号adcdtは、波形整形器106にて整形されて� �wsdt信号(第2の信号)となる。実際の回路では� ��整形処理の遅延やパイプライン処理での遅� ��が発生するが、ここでは説明の都合上、遅� ��が全く生じないものとして図示している。

 図3において、タイミング検出器107からの 位相情報(第2の位相信号)phaseは、チャネルビ� ��ト周期を基準としたときのクロック信号clk� ��立ち上がりエッジの位相である。この位相� ��、ちょうど立ち上がりエッジ発生時刻の小� ��部と一致する。例えば、図3でのclk信号の第 3番目の立ち上がりエッジ発生時刻での位相� �「2.7」であるので、この時点の位相の小数� �の「0.7」が位相情報phaseとなっている。また 、図3において、タイミング検出器107からのov erflow信号は、チャネルビット周期を基準とし たときのclk信号の連続する2つの立ち上がり� �ッジの発生時刻の位相同士の整数部の差と� �致する。例えば、図3でのclk信号の前記第3番 目と第4番目の立ち上がりエッジ発生時刻で� �位相は「2.7」と「3.9」であるので、この2つ� ��時点の両位相の整数部の差「1」がoverflow信� ��となっている。また、図3でのclk信号の第4� �目と第5番目の立ち上がりエッジ発生時刻で� ��位相は「3.9」と「5.1」であるので、この2つ の時点の両位相の整数部の差「2」がoverflow信 号となっている。

 図3から判るように、例えば、clk信号の第 4番目と第5番目の立ち上がりエッジ間の期間� ��、その両立ち上がりエッジでの位相「3.9」� ��び「5.1」を持つ2つのデジタルデータadcdtの� ��間間隔が記録データa5での1チャネルビット� ��期を越えているので、この期間でアンダー� ��ンプリングとなっている。このアンダーサ� ��プリングは、前記overflow信号が「1」から「2 」の値に変化することにより、把握できる。

 尚、実際の回路では、clk信号の立ち上が� ��エッジの位相が予め判っているわけではな� ��。タイミング検出器107により様々な処理を� ��して、波形整形器106からのwsdt信号(第2の信� ��)から、この信号に対応するphase信号とoverflo w信号とを求めるのである。

 さて、図3では、サンプリングされたデジ タルデータwsdt信号の個数よりも記録データ� �個数の方が多いわけである。クロック数14個 に対して記録データ数は16個なのである。こ� ��個数の差を吸収するのがFIFO 108である。FIFO  108は、既述の通り、wsdt_d信号、phase_d信号、 vitctrl信号を出力する。このwsdt_d信号、phase_d� ��号及びvitctrl信号は、基本的には、波形整形 器106からのwsdt信号、タイミング検出器107か� �のphase信号及びoverflow信号を各々遅延させた� ��けの信号であるが、その遅延量がoverflow信� �の値によって異なってくる。即ち、具体的� �説明すると、既述の通り、記録データa5のチ ャネルビット周期の中にはclk信号の立ち上が りエッジが存在しない。このようなときには 、overflow信号が「1」から「2」の値に変化す� �ので、このoverflow信号の値の変化に基づいて 、wsdt信号及びphase信号の遅延量を1つ増やし� �(すなわち、1クロック分遅延させた)wsdt_d信� �、phase_d信号、vitctrl信号を生成する。図3で� �、記録データa5のチャネルビット周期でアン ダーサンプリングが発生しているために、そ の次の記録データa6のチャネルビット周期でo verflow信号が「2」の値に変化するので、wsdt_d� ��号のb4とb5の間の1クロック分、及びphase_d信� ��の「0.9」と「0.1」の間の1クロック分に、各 々、任意の値(同図では「-」で表現している) が追加、補間されて、遅延されている。この 任意の値は、前値(b4や「0.9」)や後値(b5や「0. 1」)であっても良いし、「0」値であっても良 い。また、vitctrl信号では、overflow信号が「2� �の値に変化した記録データa6のチャネルビッ ト周期の次のチャネルビット周期で「1」値� �追加、補間されて、遅延されている。以上� �記録データa6のチャネルビット周期の次のチ ャネルビット周期でoverflow信号が「1」から「 2」の値に変化する際を例示したが、記録デ� �タa12のチャネルビット周期でoverflow信号が「 1」から「2」の値に変化する際も、遅延量の� ��入の様子は前記と同様である。従って、FIFO (遅延器)108は、タイミング検出器107からのover flow信号の値が「1」値の場合、即ち、クロッ� ��生成器21のクロック信号clkがチャネル周波� �に一致する場合には、遅延量を維持するが� �「2」値となってチャネル周波数よりも低く� ��ったアンダーサンプリング時には、FIFO 108� ��らのwsdt_d信号及びphase_d信号の1クロック分� �、各々、任意のデジタル値及び位相値を追� �して遅延量を増やし、一方、「0」値に変化� ��てチャネル周波数よりも高くなったオーバ� ��サンプリングの発生時には、前記遅延量を� ��らすように動作するのである。

 ビタビ復号器109は、前記FIFO 108からのwsdt _d信号、phase_d信号及びvitctrl信号を用いて最� �復号を行い、その復号結果をdata信号として� ��力する。尚、このdata信号を出力するまでに は、ブランチメトリック算出部202~204のパイ� �ライン遅延や生き残りパス管理部209でのメ� �リ長遅延などが存在するが、図3では2クロッ ク遅延のみとして記述している。

 従って、本実施形態では、アンダーサン� ��リング発生時には、「0」値のブランチメト リックに基づいてパスメトリックとパス選択 信号とを生成して、補間するので、動作時で のデータ数をチャネルビット数と一致させる ことができ、正しく動作させることが可能で ある。

 (第2の実施形態)
 次に、本発明の第2の実施形態を説明する。

 図4は本発明の第2の実施形態の情報再生� �置であるビタビ復号器109’の内部構成を示� �。

 同図のビタビ復号器109’では、図2のvitctr l信号をunder sampling信号として使用すると共� �、記録データのオーバーサンプリングの発� �を知らせるover sampling信号(第2の選択信号)を 入力し、このover sampling信号を受けたとき、� ��ランチメトリック算出部202~204、パスメトリ ック算出部208及び生き残りパス管理部209での ブランチメトリック算出方法、パスメトリッ ク算出方法及びdata信号算出方法を変更する� �ととして、それ等の動作を停止させるよう� �した構成を示している。

 従って、本実施形態では、記録データの� ��ンダーサンプリングの発生時だけでなく、� ��ーバーサンプリングの発生時にも、正常動� ��を確保できる。

 (第3の実施形態)
 次に、本発明の第3の実施形態を説明する。

 図5は本発明の第3の実施形態の情報再生� �置であるビタビ復号器109”の内部構成を示� �。前記第2の本実施形態では、over sampling信� �とFIFO 108からのunder sampling信号(vitctrl信号)� �を入力したが、本実施形態では、vitctrl信号( ビタビ復号制御信号)のみでover sampling信号を も生成するように構成したものである。

 すなわち、図5では、FIFO 108からのvitctrl� �号を入力して、under sampling信号とover sampling 信号とを生成する制御器300が付加される。前 記制御器300は、FIFO 108からのvitctrl信号が、� �ンダーサンプリングの発生時には既述の通� �「1」値から「2」値に変化し、オーバーサン プリングの発生時には「1」値から逆に「0」� ��に変化する点に着目し、vitctrl信号の値を「 2」値と比較する第1比較器301と、「0」値と比 較する第2比較器302とを有し、vitctrl信号=「2� �値のとき、「1」値となるunder sampling信号を� ��成して出力し、vitctrl信号=「0」値のとき、� ��1」値となるover sampling信号を生成して出力� ��るように構成される。

 尚、以上の説明では、クロック生成器105� ��生成するクロック信号clkの周波数は、チャ� ��ル周波数よりも高く又は等しくなるように� ��御したが、光ディスク101からのデータの読� ��出しを一定角速度制御などの制御の種類に� ��じて、チャネル周波数の整数倍や整数分の1 の周波数としても、アンダーサンプリングと なる状況が存在するので、このような場合に も本発明は適用される。