本技术涉及电子电路， 具体涉及一种多相位时钟信号发生电路。 背景技术

多相位时钟信号发生器广泛应用于集成电路中 。 多相位时钟发生器是多相 位电荷泵的重要组成部分。现有技术主要通过 时钟信号的延时来组合生成多相位 时钟信号。现有技术的多相位时钟发生器由于 在集成工艺、工作电压或工作温度 变化时， 时钟发生器中的元件如 MOS管、 电阻的特性变化很大， 依赖于这些元 件的时钟相位可能会随之提前或者延后，某些 相位甚至会发生重叠。如图 7所示， 实线为时钟信号 CLK1和 CLK2的正常波形， 虚线为集成工艺、工作电压或工作 温度变化时 CLK1和 CLK2的波形可能的变化，从图 7中可以很清楚的看到他们 的相位发生了重叠。特别是当现有技术的多相 位时钟发生器应用于多相位电荷泵 时， 在集成工艺、 工作电压或工作温度波动时会大大降低多相位 电荷泵的效率。 发明内容

考虑到现有技术中的一个或多个问题， 提出了一种多相位时钟信号发生电 路。

根据实施例的多相位时钟信号发生电路包括：

第一沟道类型的第一晶体管和第二晶体管；

第二沟道类型的第三晶体管和第四晶体管， 其中， 第一晶体管和第二晶体 管的源极接地， 第一晶体管的漏极耦接至第三晶体管的源极和 第四晶体管的栅 极，第二晶体管的漏极耦接至第四晶体管的源 极和第三晶体管的栅极，所述第三 晶体管和第四晶体管的漏极接供电电源；

第一延时单元， 输入端接收一时钟信号， 输出端耦接至第一晶体管的栅极; 第二延时单元， 输入端接收所述时钟信号的反相时钟信号， 输出端耦接至 第二晶体管的栅极；

第一沟道类型的第五晶体管和第六晶体管， 分别接收所述反相的时钟信号 和所述时钟信号； 第二沟道类型的第七晶体管和第八晶体管， 其中， 第五晶体管和第六晶体 管的源极接地，第五晶体管的漏极耦接至第七 晶体管的源极，第六晶体管的漏极 耦接至第八晶体管的源极， 所述第七晶体管和第八晶体管的漏极接供电电 源； 第三延时单元， 输入端耦接至所述第五晶体管的漏极和第七晶 体管的源极 之间的节点， 输出端耦接至第八晶体管的栅极；

第四延时单元， 输入端耦接至所述第六晶体管的漏极和第八晶 体管的源极 之间的节点， 输出端耦接至所述第七晶体管的栅极；

其中， 第二晶体管的漏极和第四晶体管的源极之间的 节点输出第一时钟信 号，第五晶体管的漏极和第七晶体管的源极之 间的节点输出第二时钟信号，第一 晶体管的漏极和第三晶体管的源极之间的节点 输出第三时钟信号，第六晶体管的 漏极和第八晶体管的源极之间的节点输出第四 时钟信号。

根据本技术的实施例， 第一延时单元、 第二延时单元、 第三延时单元和第 四延时单元的延时时间都是可调的。

根据本技术的实施例， 第一延时单元、 第二延时单元、 第三延时单元和第 四延时单元的每一个都包括： 串联连接到第一反相器和第二反相器， 以及一端连 接到第一反相器和第二反相器之间的节点的电 容器， 电容器的另一端接地。

根据本技术的实施例， 所述电容器是可调电容器。

根据本技术的实施例， 第一延时单元和第二延时单元的延时时间基本 上相 等， 第三延时单元和第四延时单元的延时时间基本 上相等。

根据本技术的实施例， 所述第一沟道类型是 N型， 第二沟道类型是 P型。 根据本技术的实施例， 第一沟道类型是 P型， 第二沟道类型是 N型。

根据本技术的实施例， 所述的电路还包括：

第一缓冲器， 输入端耦接至第一晶体管的漏极和第三晶体管 的源极之间的 节点， 输出端输出缓冲的第三时钟信号，

第二缓冲器， 输入端耦接至第二晶体管的漏极和第四晶体管 的源极之间的 节点， 输出端输出缓冲的第一时钟信号，

第三缓冲器， 输入端耦接至第五晶体管的漏极和第七晶体管 的源极之间的 节点， 输出端输出缓冲的第二时钟信号，

第四缓冲器， 输入端耦接至第六晶体管的漏极和第八晶体管 的源极之间的 节点， 输出端输出缓冲的第四时钟信号。 根据本技术的实施例， 所述的电路还包括反相器， 将所输入的时钟信号转 换成反相的时钟信号。

根据本技术的另一实施例， 一种双相位时钟信号发生电路， 包括： 第一沟道类型的第一晶体管和第二晶体管；

第二沟道类型的第三晶体管和第四晶体管， 其中， 第一晶体管和第二晶体 管的源极接地， 第一晶体管的漏极耦接至第三晶体管的源极和 第四晶体管的栅 极，第二晶体管的漏极耦接至第四晶体管的源 极和第三晶体管的栅极，所述第三 晶体管和第四晶体管的漏极接供电电源；

第一延时单元， 输入端接收一时钟信号， 输出端耦接至第一晶体管的栅极； 第二延时单元， 输入端接收所述时钟信号的反相时钟信号， 输出端耦接至 第二晶体管的栅极；

其中， 第二晶体管的漏极和第四晶体管的源极之间的 节点输出第一时钟信 号， 第一晶体管的漏极和第三晶体管的源极之间的 节点输出第三时钟信号。

根据本技术的又一实施例， 一种双相位时钟信号发生电路， 包括： 第一沟道类型的第一晶体管和第二晶体管， 分别接收一时钟信号和所述时 钟信号的反相时钟信号；

第二沟道类型的第三晶体管和第四晶体管， 其中， 第一晶体管和第二晶体 管的源极接地，第一晶体管的漏极耦接至第三 晶体管的源极，第二晶体管的漏极 耦接至第四晶体管的源极， 所述第三晶体管和第四晶体管的漏极接供电电 源； 第一延时单元， 输入端耦接至所述第一晶体管的漏极和第三晶 体管的源极 之间的节点， 输出端耦接至第四晶体管的栅极；

第二延时单元， 输入端耦接至所述第二晶体管的漏极和第四晶 体管的源极 之间的节点， 输出端耦接至所述第三晶体管的栅极；

其中， 第一晶体管的漏极和第三晶体管的源极之间的 节点输出第一时钟信 号， 第二晶体管的漏极和第四晶体管的源极之间的 节点输出第二时钟信号。

根据实施例的多相位时钟信号发生电路所产生 的各相时钟信号之间的相位 关系与该电路的集成工艺、工作电压或工作温 度相对无关， 因此能够保证多相位 电荷泵的效率。

此外， 根据实施例的多相位时钟信号发生电路所产生 的各相时钟信号的相 位延时是可调的。 另外， 根据实施例的多相位时钟信号发生电路的功耗 低。 附图说明

通过结合附图对本技术的优选实施例进行详细 描述， 本技术的上述和其他 目的、 特性和优点将会变得更加清楚， 其中：

图 1 示出了根据本技术的实施例的多相位时钟信号 发生器的电路结构示意 图；

图 2示出了根据本技术的实施例的多相位时钟信� �发生器中的延时单元的 电路结构示意图；

图 3示出了根据本技术的实施例的多相位时钟信� �发生器输出的各相信号 的相对时序关系示意图；

图 4示出了根据本技术的另一实施例的双相位时� �信号发生器的电路结构 示意图；

图 5示出了根据本技术的又一实施例的双相位时� �信号发生器的电路结构 示意图；

图 6示出了根据本技术的再一实施例的四相位时� �信号发生器的电路结构 示意图； 以及

图 7示出了根据现有技术的多相时钟发生电路产� �的多相时钟之间的关系。 具体实施方式

将在下文中结合附图对本技术的实施例进行详 细描述。 虽然结合实施例进 行阐述， 但应理解为这并非意指将本技术限定于这些实 施例中。相反， 本技术意 在涵盖由所附权利要求所界定的本技术精神和 范围内所定义的各种可选方案、修 改方案和等同方案。

此外， 为了更好的理解本技术， 在下面的描述中， 阐述了大量具体的细节， 比如具体的电路、 器件、 连接关系等。 然而， 本技术的领域的普通技术人员应该 理解， 没有这些具体的细节， 本技术依然可以实施。 在其他的一些实施例中， 为 了便于凸显本技术的主旨， 对于熟知的技术未作详细的描述。

在下文所述的特定实施例代表本技术的示例性 实施例，并且本质上仅为 示例说明而非限制。 在说明书中， 提及"一个实施例"或者"实施例 "意味着结 合该实施例所描述的特定特征、 结构或者特性包括在本技术的至少一个实施 例中。 术语"在一个实施例中"在说明书中各个位置出� ��并不全部涉及相同的 实施例， 也不是相互排除其他实施例或者可变实施例。 本说明书中公开的所 有特征， 或公开的所有方法或过程中的步骤， 除了互相排斥的特征和 /或步骤 以外， 均可以以任何方式组合。 此外， 本领域普通技术人员应当理解， 在此提 供的示图都是为了说明的目的， 并且示图不一定是按比例绘制的。应当理解， 当 称"元件" "连接到"或"耦接"到另一元件时， 它可以是直接连接或耦接到另一元件 或者可以存在中间元件。 相反， 当称元件"直接连接到"或"直接耦接到"另一元� � 时， 不存在中间元件。相同的附图标记指示相同的 元件。这里使用的术语"和 /或" 包括一个或多个相关列出的项目的任何和所有 组合。

图 1 示出了根据本技术的实施例的多相位时钟信号 发生器的电路结构示意 图。如图 1所示的四相位时钟信号发生器包括两个电路� �块 MD1和 MD2。该电 路包括两个电路模块，每个电路模块都包括交 叉耦合结构和延时单元，其中延时 D1和 D2是可调延时单元。

如图 1所示， 电路模块 MD1包括 NMOS管 MN1， MN2和 PMOS管 MP1 , MP2以及两个延时单元 D1和 D2。 电路模块 MD2包括 NMOS管 MN3， MN4 禾口 PMOS管 MP3， MP4以及两个延时单元 D3和 D4。

延时单元 D1的输入端接收输入的时钟信号 CLK。经过延时单元 D1延时后 的时钟信号在其输出端输出。该延时单元的输 出端耦接至 NMOS管 MN1的栅极。

延时单元 D2的输入端接收反相的时钟信号 CLKB。 经过延时单元 D2延时 后的时钟信号在其输出端输出。该延时单元的 输出端耦接至 NMOS管 MN2的栅 极。

NMOS管 MN1的源极与 NMOS管 MN2的源极接地，它们的漏极分别耦接 到 PMOS管 MP1的源极和 PMOS管 MP2的源极。 NMOS管 MN2的漏极与 PMOS 管 MP2的源极之间的节点耦接至 PMOS管 MP1的栅极， 该节点作为根据实施 例的四相时钟信号发生器的一个相位信号输出 节点。 NMOS 管 MN1 的漏极与 PMOS管 MP1的源极之间的节点耦接至 PMOS管 MP2的栅极，该节点作为根据 实施例的四相时钟信号发生器的另一相位信号 输出节点。 PMOS管 MP1和 MP2 的漏极连接到供电电源。

NMOS管 MN3的栅极接收反相的输入时钟信号 CLKB， NMS管 MN4的栅 极接收输入的时钟信号 CLK。NMOS管 MN3的源极与 NMOS管 MN4的源极接 地，它们的漏极分别耦接到 PMOS管 MP3的源极和 PMOS管 MP4的源极。 NMOS 管 MN4的漏极与 PMOS管 MP4的源极之间的节点通过第四延时单元 D4耦接至 PMOS管 MP3的栅极， 该节点作为根据实施例的四相时钟信号发生器 的再一个 相位信号输出节点。 NMOS管 MN3的漏极与 PMOS管 MP3的源极之间的节点 通过第四延时单元 D4耦接至 PMOS管 MP4的栅极， 该节点作为根据实施例的 四相时钟信号发生器的另一相位信号输出节点 。 PMOS管 MP3和 MP4的漏极连 接到供电电源。

在 NMOS管 MN1的漏极和 PMOS管 MP1的源极之间的节点输出的时钟信 号 B1经过缓冲器 BF1缓冲后， 输出时钟信号 CLK3。 在 NMOS管 MN2的漏极 和 PMOS管 MP2的源极之间的节点输出的时钟信号 A1经过缓冲器 BF2缓冲后， 输出时钟信号 CLK1。 在 NMOS管 MN3的漏极和 PMOS管 MP3的源极之间的 节点输出的时钟信号 B2经过缓冲器 BF3缓冲后，输出时钟信号 CLK2。在 NMOS 管 MN4的漏极和 PMOS管 MP4的源极之间的节点输出的时钟信号 A2经过缓冲 器 BF4缓冲后， 输出时钟信号 CLK4。

本领域的技术人员应该意识到，上述实施例中 的不同沟道类型的 MOS管并 不是要限定性的。相反，本领域的普通技术人 员可以对其做出不同的变化。例如， 交叉耦合结构中的上部两个 MOS管的沟道类型可以为 N型，同时下部两个 MOS 管的沟道类型可以为 P型。

另夕卜， 在上述实施例中， NMOS管 MN1禾 B MN2的源极接地， PMOS管 MP1和 MP2的漏极接供电电源。本领域的技术人员应该 意识到这仅仅是实施例， 在不同的应用情况下， 可以根据对电压 /电流或者散热等方面的要求来调整交叉 耦合结构的电源配置。

根据本技术的另一实施例， 上述的延时单元 D1~D4的每一个的延时量都是 可调的。例如， 延时单元 D1~D2的延时量基本上相等， 延时单元 D3~D4的延时 量基本上相等。图 2示出了根据本技术的实施例的多相位时钟信� �发生器中的延 时单元的电路结构示意图。

如图 2所示的延时单元包括两个串联连接的反相器 NT1、 NT2和一个电容 器。。 电容器 C的一端耦接至反相器之间的节点， 另一端接地。根据本技术的另 一实施例，本领域的技术人员可以设置更多数 目的反相器来实现延时或者采用其 他的方式来进行延时， 例如采用延时线。 根据本技术的一个实施例，上述延时单元 D1和 D2中的电容器 C的电容是 可调的。 例如， 该电容器 C是可调电容器。

图 3示出了根据本技术的实施例的多相位时钟信� �发生器输出的各相信号 的相对时序关系示意图。

如图 3所示， 输入时钟信号 CLK和 CLKB是一对相位相反的时钟信号。 CLKd和 CLKBd是 CLK和 CLKB经过延时单元 D1和 D2后产生的信号。 CLK1、 CLK2、 CLK3和 CLK4是根据如图 1所示的四相时钟信号发生电路输出的时钟 信号分别经过缓冲器 BF2、 BF3、 BF1和 BF4缓冲后输出的各相时钟信号。 在 tl 时亥 I」， 输入时钟信号 CLK的下降沿到来。 在 t2时刻， PMOS管 MP4将信号 A2 变为高电平， 同时时钟信号 CLK4变为低电平。 在 t3时刻， 时钟信号 CLKd的 下降沿到来， 并通过 MN1管将时钟信号 B1下拉为低电平， 同时时钟信号 CLK3 变为低电平。 在 t4时刻， 时钟信号 B1通过交叉耦合的 PMOS管 MP1和 MP2 将时钟信号 A1上拉为高电平， 同时时钟信号 CLK1变为高电平。在 t5时亥 I」， 时 钟信号 A2通过交叉耦合的 PMOS管 MP3和 MP4将时钟信号 B2上拉为高电平， 同时时钟信号 CLK2变为高电平。

在 t6时亥 I」， 输入时钟信号 CLK的上升沿到来。 在 t7时亥 lj， NMOS管 MN3 管将时钟信号 B2下拉为低电平， 同时时钟信号 CLK2变为低电平。 在 t8时刻， 时钟信号 CLKBd的下降沿到来， 并通过 NMOS管 MN2将时钟信号 A1下拉为 低电平， 同时时钟信号 CLK1变为低电平。在 t9时刻， 时钟信号 A1通过交叉耦 合的 PMOS管 MP1和 MP2将时钟信号 B1上拉为高电平， 同时时钟信号 CLK3 变为高电平。 在 tlO时刻， 时钟信号 B2通过交叉耦合的 PMOS管 MP3和 MP4 将时钟信号 A2上拉为高电平， 同时时钟信号 CLK4变为高电平。

以上描述的是四相时钟信号发生电路， 本领域的技术人员也可以利用其中 的两相结构产生两相时钟信号。图 4示出了根据本技术的另一实施例的双相位时 钟信号发生器的电路结构示意图。如图 4所示，根据本实施例的双相位时钟信号 发生器采用了图 1所示的四相时钟信号发生器的电路模块 MD1和相应的缓冲器 BF1和 BF2。根据本实施例的双相时钟信号发生器产生 时钟信号 CLK3和 CLK1。

此外， 图 5示出了根据本技术的又一实施例的双相位时� �信号发生器的电 路结构示意图。图 5所示的双相位时钟信号发生器采用了图 1所示的四相时钟信 号发生器的电路模块 MD2和相应的缓冲器 BF3和 BF4。根据本实施例的双相时 钟信号发生器产生时钟信号 CLK2和 CLK4。

虽然以上描述的是双相时钟信号和四相时钟信 号的产生， 但是本领域的普 通技术人员可以利用以上的实施例产生其他数 目相位的时钟信号。例如，将输入 时钟信号通过一直通晶体管结构作为额外的时 钟信号，从而产生三相或者五相时 钟信号。再如， 在图 1所示的四相时钟信号产生电路的基础上， 增加额外的双相 时钟信号产生电路并且给该额外的双向时钟信 号产生电路增加额外的延时单元， 例如将图 4或者 5中的每个延时单元用两个延时单元代替。或� �，对单一时钟信 号进行分频后再采用上述的时钟发生电路来产 生想要数目相位的时钟信号。

虽然以上描述的是时钟产生电路接收外部的输 入时钟和反相的输入时钟， 但是上述的电路也可以接收单一的外部输入时 钟或者内置的时钟源并且设置一 个反相器进行反相操作，产生反相的时钟信号 。 图 6示出了根据本技术的再一实 施例的四相位时钟信号发生器的电路结构示意 图。

如图 6所示， 外部输入一个时钟信号 CLK， 在电路内部设置反相器 NT来 将时钟信号转换成反相的时钟信号 CLKB。 另外， 在图 6所示的电路中， 用如图 2所示的延时单元代替如图 1所示电路中的各个延时单元，但是电容器 C的值可 以按照不同的需要进行调节。

如上述工作过程描述， 本技术中各个实施例的电路结构产生的各相位 的时 钟信号之间的相位关系具有严格的先后触发关 系及时序约束关系，不会产生相位 的重叠， 即与集成工艺、 工作电压或工作温度相对无关。

以上对本技术的示出示例的描述， 包括摘要中所描述的， 并不希望是穷尽 的或者是对所公开的精确形式的限制。尽管出 于说明性目的在此描述了本技术的 特定实施例和示例，但是在不偏离本技术的更 宽的精神和范围的情况下，各种等 同修改是可以的。 实际上， 应当理解， 特定信号、 电流、 频率、 功率范围值、 时 间等被提供用于说明目的，并且其他值也可以 用在根据本技术教导的其他实施例 和示例中。