Serielle Datenschnittstelle

Die Erfindung betrifft eine serielle Datenschnittstelle nach dem Oberbegriff des Anspruchs 1.

Eine serielle Datenschnittstelle dient dazu, Peripherieschal¬ tungen, die Daten über einen Datenbus empfangen oder senden, übertragungstechnisch mit dem Datenbus verbinden. Eine Daten¬ übertragung mit einem birektionalen Datenbus ist in der DE-OS 34 04 721 beschrieben. Zur Realisierung möglichst kur¬ ze Übertragungszeiten der Daten über den Datenbus werden die Datenworte nur so lang gewählt, wie es für den zu übertragen¬ den Datenumfang erforderlich ist. Die serielle Datenschnitt¬ stelle muß den über den Datenbus fließenden Datenstrom nach Merkmalen auswerten, die die Zuordnung zur angeschlossenen Peripherieschaltung erkennen lassen.

Der Erfindung liegt die Aufgabe zugrunde, eine serielle Da¬ tenschnittstelle so aufzubauen, daß die für die angeschlosse¬ ne Peripherieschaltung zutreffende Länge der Datenworte so¬ wie eine im Datenwort gegebenenfalls enthaltene Adressierung der Peripherieschaltung schnell und präzise erkannt werden kann und die für die Peripherieschaltung bestimmten Datenwor¬ te umgehend an diese übermittelt werden können.

Diese Aufgabe wird bei einer seriellen Datenschnittstelle nach dem Oberbegriff des Anspruchs 1 durch die im kennzeich¬ nenden Teil angegebenen Merkmale gelöst.

Die serielle Datenschnittstelle nach der Erfindung eignet sich besonders zur Verbindung einer Peripherieschaltung mit einem Datenbus, der den Thomson Spezifikationen entspricht. Hierbei wird einmal die Länge der Datenworte für die Zu- orndung ausgenutzt. Reicht dieses Kriterium nicht aus, da mehrere Peripherieschaltungen Datenworte gleicher Länge er-

halten, kann zusätzlich eine in das Datenwort eingefügte Adresse ausgewertet werden.

Die Auswertung der Datenworte erfolgt während eines Lesezy¬ klus. Dieser Lesezyklus ist durch einen bestimmten logischen Zustand der Freigabeleitung vorgegeben. Die Anzahl der wäh¬ rend des Lesezykluses über eine Taktleitung übertragenen Taktpulse entspricht der Länge des Datenwortes. Bei jedem Takt wird ein Bit der auf der Datenleitung anstehenden Daten in einen Datenspeicher eingeschrieben. Mittels einer am Aus¬ gang des Datenspeichers angeordneten Vergleichsschaltung wird die Länge des Datenwortes überprüft. Bei Abweichungen der Länge des Datenwortes von der für die Peripherieschal¬ tung vorgesehenen Länge unterdrückt eine nachgeschaltete Steuerschaltung die Übergabe der gespeicherten Daten zur Pe¬ ripherieschaltung. Bei korrekter Länge des Datenwortes wird entweder ein Übergabebefehl erzeugt oder, falls Datenworte der ermittelten Länge mehrdeutig zuordnerbar sind, noch eine Prüfung der im Datenwort enthaltenen Adressbits durchge¬ führt. Bei zutreffender Adresse wird ein Übergabebefehl er¬ zeugt, der eine Übertragung der im Datenspeicher zwischenge¬ speicherten Daten an die Peripherieschaltung veranlaßt. Ande¬ renfalls wird die Übergabe unterdrückt.

Durch gemeinsame Auswertung des Zustandes der Freigabelei¬ tung und der Taktpulse auf der Taktleitung wird zu Beginn einer Datenübertragung der Datenspeicher, die Vergleichs- schaitung und die Steuerschaltung in einen definierten Warte¬ zustand gesetzt, von dem aus immer wieder eine vollständige neue Prüfung der übertragenen Datenworte möglich ist. Durch Umschalten der Freigäbe1eitung in einen Schreibzustand kann die serielle Schnittstelle zur Ausgabe von Daten auf den Da¬ tenbus umgeschaltet werden, wobei hier gleichzeitig eine Vor¬ einstellung auf eine bestimmte Länge der auf den Datenbus zu gebenden Daten möglich ist.

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Weiterbildungen und vorteilhafte Ausgestaltungen der Erfin¬ dung ergeben sich aus den Ansprüchen, der weiteren Beschrei¬ bung und der Zeichnung, die ein Ausführungsbeispiel der Er¬ findung zeigt.

Im einzelnen zeigt die Zeichnung in

Fig. 1 das Blockschaltbild einer seriellen Datenschnitt stelle nach der Erfindung, Fig. 2 die Gesamtschaltung einer seriellen

Datenschnittstelle für eine Datenwortlänge von

24 Bit, Fig. 3 als Ausschnitt aus Fig. 2 eine Setz-/Rücksetz

Schaltung mit einem Taktgenerator, Fig. 4 ein Signaldiagramm der in Fig. 3 dargestellten

Schaltung, Fig. 5 als Ausschnitt aus Fig. 2 einen Datenspeicher, Fig. 6 als Ausschnitt aus Fig. 2 eine

Vergleichsschaltung, Fig. 7 ein Zeitdiagramm der in Fig. 6 dargestellten

Schaltung, Fig. 8 als Ausschnitt aus Fig. 2 eine SteuerSchaltung, Fig. 9 ein Zeitdiagramm der in Fig. 8 dargestellten

Steuerschaltung und Fig. 10 ein Flußdiagramm der in Fig. 8 dargestellten

Schaltung.

Fig. 1 zeigt ein Blockschaltbild der seriellen Datenschnittstelle 1. Diese stellt eine Verbindung zwischen einer Peripherieschaltung 2 und einem Datenbus 3 her. Die serielle Datenschnittstelle 1 umfaßt einen Datenspeicher 4, eine Vergleichsschaltung 5, eine Steuerschaltung 6, eine Setz-/Rücksetzschaltung 7 und einen internen Taktgenerator 8. Der Datenbus 3 umfaßt drei Leitungen, eine Datenleitung 9, eine Freigabeleitung 10 und eine

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Taktleitung 11. Außerdem ist eine Rücksetzleitung 12 vorgese¬ hen.

Zur Verbindung mit der Peripherieschaltung dient ein paralle¬ ler Datenausgang 13, ein serieller Datenein- und -ausgang 14, ein Adressausgang 15, ein Zählerausgang 16 und Steuerausgänge 17 - 19.

Die vollständige Schaltung der seriellen

Datenschnittstelle 1 geht aus Fig. 2 hervor. Dabei sind die Schaltungsbestandteile, welche den in Fig. 1 dargestellten Blöcken zuordnerbar sind, mit einer gestrichelten Rahmung versehen und tragen die gleichen Bezugsziffern. Auch die in Fig. 1 bereits dargestellten Leitungen und Ausgänge sind mit den gleichen Bezugsziffern versehen.

In der in Fig. 2 dargestellten Schaltung ist ein Eingang des Datenspeichers 4 mit der Datenleitung 9 verbunden. Am Aus¬ gang des Datenspeichers 4 ist die Vergleichsschaltung 5 ange¬ ordnet und dieser ist wiederum die SteuerSchaltung 6 nachge¬ schaltet. Eingänge der internen Setz-/Rücksetzschaltung 7 sind mit der Freigabeleitung 10 und der Taktleitung 11 ver¬ bunden. Ausgänge der internen Setz-/RücksetzSchaltung 7 füh¬ ren zu Setz- und Rücksetzeingängen des Datenspeichers 4, der Vergleichsschaltung 5 und der Steuerschaltung 6. Eingänge des Taktgeneratorε 8 sind mit der Freigabeleitung 10 und der Taktleitung 11 verbunden und Ausgänge des Taktgenerators 8 führen zu Takteingängen des Datenspeichers 4, der Vergleichsschaltung 5 und der Steuerschaltung 6. Zur Erläute¬ rung der einzelnen Baugruppen und der Gesamtfunktion der seriellen Datenschnittstelle wird auf die folgenden Figuren Bezug genommen.

Fig. 3 zeigt die Setz-/RücksetzSchaltung 7 und den internen Taktgenerator 8. Wie aus dem Zeitdiagramm aus Fig. 4 hervor-

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geht, erfolgt zunächst durch ein externes Rücksetzsignal EX- TRES eine Umschaltung eines Flip-Flops 20 der Setz-/Rücksetz- schaltung 7 in einen definierten Zustand. Darauffolgende Setz- und Rücksetzbefehle PRESET, RESET an die weiteren Schaltungsbestandteile der seriellen Datenschnittstelle wer¬ den durch Kombination der Freigabesignale ENABLE und Taktsi¬ gnale CLOCK erzeugt. Wie das Zeitdiagramm erkennen läßt, wird bei den Setz- und Rücksetzsignalen PRESET, RESET ein Zustandswechsel während eines ersten Taktes erzeugt. Bei den nachfolgenden Takten verändern sich die Zustände nicht mehr. Auch beim Schreibzyklus, der durch Umschalten des Zustandes des Freigabesignals ENABLE eingenommen wird, erfolgt keine erneute Änderung des Setz- und Rücksetzsignals. Der Taktgenerator 8 erzeugt in Verbindung mit dem an der Freiga¬ beleitung anstehenden Signal ENABLE und dem an der Taktlei¬ tung anstehenden Taktsignal CLOCK einen internen Takt CNTCLK. Dies geschieht durch Verknüpfung der beiden Si¬ gnale ENABLE, CLOCK über eine logische EX-OR-Verknüpfung mit¬ tels des Gatters 21. Dabei wird der interne Takt CNTCLK im Schreibzyklus gegenüber dem Lesezyklus invertiert.

In Fig. 5 ist der Datenspeicher 4 dargestellt. Dieser ist als Schieberegister mit Speicherzellen 25 aufgebaut, wobei die Anzahl n der Speicherzellen 25 der Anzahl der Bits im Datenwort entspricht, welche der Peripherieschaltung 2 zuge¬ ordnet sind. Das gesamte Datenwort kann entweder ausschlie߬ lich aus diesen Datenbits bestehen oder, falls auch Adressbits erforderlich sind, aus den Datenbits und den Adressbits. Die Datenleitung 9, welche mit DATA bezeichnete Signale führt, ist an einen seriellen Eingang 22 des Daten¬ speichers angeschlossen und die Daten DATAOUT sind an einem parallelen Datenausgang 13 abgreifbar. Über einen Takteingang 23 werden Taktsignale CNTCLK zugeführt, wobei durch jeden Takt ein am Dateneingang 22 anstehendes Bit um eine Speicherzelle 25 weitergeschaltet wird. Über einen

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Setz-/Rücksetzeingang 24 sind Setz-/Rücksignale RESET zuführ¬ bar, mit der die einzelnen Speicherzellen 25 in einen defi¬ nierten Ausgangszustand gebracht werden können. Dabei wird der Ausgang der ersten Speicherzelle 25 auf den Zustand lo¬ gisch 1 und der der restlichen Speicherzellen 25 auf den Zu¬ stand logisch 0 geschaltet.

Sobald ein Datenstrom in den Datenspeicher 4 eingeschrieben wird, wandert das durch Setzten der ersten Speicherzelle 25 gebildete Bit als führendes Bit vor den übrigen Bits des Da¬ tenwortes durch den Datenspeicher 4 hindurch. Dieses führen¬ de Bit erscheint bei richtiger oder zu großer Länge des Da¬ tenwortes später als erstes Bit in der Vergleichsschaltung 5 und läßt sich als BIT 24 dazu auswerten, ob das Datenwort die richtige Länge für die Zuordnung zur

Peripherieschaltung 2 besitzt. Bei der Ausgabe der Daten dient das Schiebergister des Datenspeichers 4 auch zur Umset¬ zung des seriell eingeschriebenen Datenwortes in ein paral¬ lel ausgelesenes Datenwort. Im Schreibzyklus, also bei der Ausgabe der Daten von der Peripherieschaltung 2 zum Datenbus 3 werden die Daten seriell ausgelesen.

In Fig. 6 ist die Vergleichsschaltung 5 dargestellt. Die Ver¬ gleichsschaltung umfaßt ein Schieberegister aus Speicherzel¬ len 26, in die die in den Datenspeicher 4 eingeschriebenen Daten als Data (N) übertragen werden. Enthält das Datenwort keine Bits für eine Adressenzuordnung zu einer Schaltung der Peripherieschaltung 2, so würde eine einzige Speicherzelle 26 des Schieberegisters ausreichen, um das in der ersten Speicherzelle 25 des Datenspeichers 4 gesetzte Bit zu prüfen. Sind dagegen weitere Adressbits vorhanden, so werden entsprechend der Anzahl m der Adressbits m weitere Speicherzellen 26 benötigt. Werden, wie im Ausführungsbeispiel vorgesehen, vier Adressbits den Daten¬ bits der Datenworte vorangestellt, so sind also drei weitere

Speicherzellen 26 im Schieberegister der Vergleichsschaltung 5 erforderlich.

In Fig. 7 ist ein Zeitdiagramm der Vergleichsschaltung 5 dar¬ gestellt. Anhand dieses Diagramms kann man erkennen, daß zu Beginn eines Lesezyklus, bei dem Daten vom Datenbus 3 in den Datenspeicher 4 eingeschrieben werden und von dort als DATA (N) in die Vergleichsschaltung gelangen, der Zustand des Freigabesignals ENABLE auf logisch 0 liegt. Es wird da¬ von ausgegangen, daß bei einer Datenwortlänge von 24 Bit, für die die Schaltung ausgelegt ist, ein Datenwort gleicher Länge über den Datenbus 3 übertragen wird. In dem Diagramm sind die letzten der 24 Takte dargestellt, durch die dieses Datenwort in die Speicherzellen 26 der Vergleichsschaltung 5 eingeschrieben wird. Mit dem vierundzwanzigsten Takt CNTCLK erscheint am Ausgang der letzten Speicherzelle 26 das führen¬ de vorangestellte Bit als BIT 24, während die drei davor an¬ geordneten Speicherzellen 26 die Adressbits enthalten. Mit¬ tels einer Vergleichslogik 27 wird nun die Übereinstimmung zwischen der Datenwortadresse und der Adresse der Peripherieschaltung 2 geprüft. Dazu wird an Eingänge der Ver¬ gleichslogik 27 über die Ausgänge der Speicherzellen 26 die Datenwortadresse und über Ausgänge der die Adresse der Peripherieschaltung 2 vorgebenden Bausteine deren Adresse als IC-ADRESSE angelegt. Zum gleichen Zeitpunkt, an dem das führende Bit als BIT 24 am Ausgang der letzten Speicherzelle 26 erscheint, gibt der Ausgang der Vergleichslogik 27 bei Übereinstimmung ein Erkennungssignal CAV ab.

Die dargestellte Schaltung besitzt für den Schreibzyklus noch eine weitere Funktion, in die es durch Änderung des lo¬ gischen Zustandes des Freigäbesignals ENABLE umgeschaltet wird. Durch ein von der Steuerschaltung 6 kommendes Übergabe¬ signal LATCH wird die Schaltung zurückgesetzt, gleichzeitig

sperrt ein von der Steuerschaltung 6 kommendes Signal WRITE den Datenfluß vom Datenspeicher 4 und schaltet das aus den Speicherzellen 26 gebildete Schieberegister als Zähler um. Bei Erreichen eines bestimmten Zählerstandes wird dann ein Signal AVN zur Steuerschaltung 6 übertragen. Im Zeitdiagramm gemäß Fig. 7 ist dieser Zustand nach Umschalten in den Schreibzyklus und dem Eintreffen von Takten aus einer Gesamt¬ zahl von 16 Takten dargestellt.

In Fig. 8 ist die SteuerSchaltung 6 dargestellt. Auch die Steuerschaltung 6 umfaßt mehrere Speicherzellen 28, die ein Schieberegister bilden, wobei die Speicherzellen 28 über lo¬ gische Verknüpfungsglieder 29,30,31 verbunden sind. Durch ein internes Setzsignal PRESET wird die erste Speicherzelle 28 in den Zustand logisch 1 gesetzt. Für den Fall, daß die Anzahl der Bits im Datenwort nicht der vorgege¬ benen Länge entspricht, also das Freigabesignal ENABLE vor oder nach dem führenden Bit seinen Zustand in logisch 1 än¬ dert, erfolgt keine Weitergabe den Ausgangszustandes Ql der ersten Speicherzelle 28 auf die zweite Speicherzelle 28. Stimmt dagegen die Anzahl der Bits überein, so hängt es noch von dem Zustand des CAV-Signals ab, ob das logische Verknüpfungsglied 30 die Übernahme des Zustandes der ersten Speicherzelle 28 auf die zweite Speicherzelle 28 ermöglicht. Im Zustand logisch 1 des CAV-Signals ist dies der Fall, so daß, wie aus Fig. 9 hervorgeht, der Ausgang Q2 auf logisch 1 geht und nach Änderung des Freigabesignals ENABLE von lo¬ gisch 0 auf logisch 1 das Übergabesignal LATCH ausgegeben wird. Dieses dient unter anderem zur Übergabe der im Datenspeicher 4 gespeicherten Daten in die Peripherieschaltung 2. Außerdem wird bei Vorliegen dieses Zustandes die dritte Speicherzelle 28 durch einen weiteren Takt gesetzt und am Ausgang dieser Speicherzelle 28 er¬ scheint ein Signal WRITE. Dieses versetzt, wie bereits in Verbindung mit Fig. 6 und 7 erläutert, die

Verαleichsschaltung 5 in eine Zählbetriebsart. Nach Beendi¬ gung des Schreibzyklus, der als AVN-Signal durch die als Zäh¬ ler arbeitende Vergleichsschaltung 5 geliefert wird, kehrt die Steuerschaltung 6 in einen Wartezustand zurück. Der Schreibzyklus kann auch vorher abgebrochen werden, wenn der Zustand des Freigabesignals ENABLE geändert wird und die Schaltung in einen Lesezyklus umgeschaltet wird. In diesem Fall werden auch die Speicherzellen 28 der Steuerschaltung 6 wieder in den eingangs erwähnten definierten Ausgangszustand zurückgesetzt.

Die beschriebenen Vorgänge bei der Steuerschaltung 6 sind zu¬ sätzlich als Flußdiagramm in Fig. 10 dargestellt.