本公开涉及显示技术领域， 尤其涉及一种移位寄存器单元、 栅极驱动电 路及其驱动方法、 显示装置。 背景技术

惯常技术中， 在移位寄存器单元的输出端输出的信号为低电 平期间，输 出端输出的信号很容易受到输入的时钟信号的 干扰而产生噪声。 为了抑制噪 声， 移位寄存器单元通常包括用于将输出端输出的 信号拉低的下拉薄膜晶体 管。与下拉薄膜晶体管的栅极连接的下拉控制 节点控制下拉薄膜晶体管导通， 从而能够拉低信号输出端的栅线驱动信号的电 平。

已知的移位寄存器单元至少存在以下问题： 通常与下拉薄膜晶体管的栅 极连接的下拉控制节点大部分时间保持高电平 ， 这样大部分时间下拉薄膜晶 体管保持导通， 从而使得下拉薄膜晶体管的阔值电压产生较大 偏移。 如果下 拉薄膜晶体管的阔值电压不断升高， 会导致下拉薄膜晶体管无法导通， 从而 无法起到抑制噪声的作用， 影响整个移位寄存器的性能。 发明内容

本公开实施例提供一种移位寄存器单元、 栅极驱动电路及显示装置， 能 够控制移位寄存器单元下拉控制节点的电位， 避免下拉薄膜晶体管栅极阔值 电压产生较大的偏移， 保证移位寄存器的可靠性。

本公开的实施例提供一种移位寄存器单元， 包括： 输入模块、 上拉模块、 第一控制模块、 第二控制模块、 第一复位模块和下拉模块；

所述输入模块， 用于才艮据第一信号端输入的信号控制上拉控 制节点的电 位；

所述上拉模块， 用于根据第一时钟信号端输入的信号和所述上 拉控制节 点的电位控制输出端输出第三电平信号；

所述第一控制模块， 用于根据第三时钟信号端输入的信号和上拉控 制节 点的电位控制下拉控制节点的电位； 所述第二控制模块， 用于根据所述第一时钟信号端输入的信号控制 所述 下拉控制节点的电位；

所述第一复位模块， 用于根据所述下拉控制节点的电位复位所述上 拉控 制节点的电位；

所述下拉模块， 用于根据第二信号端输入的信号控制所述输出 端输出第 一电平信号。

所述第一时钟信号端输入的信号与所述第三时 钟信号端输入的信号之间 具有半个时钟信号周期的时延。

移位寄存器单元还包括第二复位模块， 用于根据第二输入端输入的信号 复位所述上拉控制节点的电位。

所述第一控制模块还用于根据所述第一信号端 输入的信号控制所述下拉 控制节点的电位。

所述输入模块包括： 第一薄膜晶体管；

所述第一薄膜晶体管的第一极与第二极连接所 述第一信号端， 所述第一 薄膜晶体管的第三极连接所述上拉控制节点。

所述上拉模块包括： 第三薄膜晶体管和第一电容；

所述第三薄膜晶体管的第一极连接所述第一时 钟信号端， 所述第三薄膜 晶体管的第二极连接所述上拉控制节点， 所述第三薄膜晶体管的第三极连接 所述输出端；

所述第一电容的第一端连接所述上拉控制节点 ， 所述第一电容的第二端 连接所述输出端。

所述第一控制模块包括： 第五薄膜晶体管和第六薄膜晶体管； 所述第五薄膜晶体管的第一极和第二级连接所 述第三时钟信号端， 所述 第五薄膜晶体管的第三极连接所述下拉控制节 点；

所述第六薄膜晶体管的第一极连接所述下拉控 制节点， 所述第六薄膜晶 体管的第二极连接所述上拉控制节点， 所述第六薄膜晶体管的第三极连接第 一电压端。

所述第二控制模块包括： 第九薄膜晶体管；

所述第九薄膜晶体管的第一极连接所述下拉控 制节点， 所述第九薄膜晶 体管的第二极连接所述第一时钟信号端， 所述第九薄膜晶体管的第三极连接 所述第一电压端。

所述第一控制模块还包括： 第七薄膜晶体管；

所述第七薄膜晶体管的第一极连接所述下拉控 制节点， 所述第七薄膜晶 体管的第二极连接所述第一信号端， 所述第七薄膜晶体管的第三极连接所述 第一电压端。

所述第一复位模块包括： 第八薄膜晶体管；

所述第八薄膜晶体管的第一极连接所述上拉控 制节点， 所述第八薄膜晶 体管的第二极连接所述下拉控制节点， 所述第八薄膜晶体管的第三极连接所 述第一电压端。

所述第二复位模块包括： 第二薄膜晶体管；

所述第二薄膜晶体管的第一极连接所述上拉控 制节点， 所述第二薄膜晶 体管的第二极连接所述第二信号端， 所述第二薄膜晶体管的第三极连接所述 第一电压端；

所述下拉模块包括： 第四薄膜晶体管；

所述第四薄膜晶体管的第一极连接所述输出端 ， 所述第四薄膜晶体管的 第二极连接所述第二信号端， 所述第四薄膜晶体管的第三极连接所述第一电 压端。

本公开的实施例还提供一种栅极驱动电路， 包括多级上述的移位寄存器 单元；

其中， 奇数级移位寄存器单元的第一时钟信号端和第 三时钟信号端分别 接入第一时钟信号和第三时钟信号， 偶数级移位寄存器单元的第一时钟信号 端和第三时钟信号端分别连接第二时钟信号和 第四时钟信号；

所述第一时钟信号、 第二时钟信号、 第三时钟信号和第四时钟信号为顺 序输出的移位信号； 所述第一时钟信号与所述第三时钟信号之间， 所述第二 时钟信号与所述第四时钟信号之间具有半个时 钟周期的时延。

本公开的实施例还提供一种栅极驱动电路的驱 动方法， 其中， 第一阶段， 第三时钟信号端输入的信号和所述上拉控制节 点电位控制所 述下拉控制节点的电位；

第二阶段， 所述第一时钟信号端输入的信号控制所述下拉 控制节点的电 位。 本公开的实施例还提供一种显示装置， 包括如上所述的栅极驱动电路。 本公开的实施例提供了一种移位寄存器单元、 栅极驱动电路及其驱动方 法、 显示装置。 所述移位寄存器单元包括输入模块、 上拉模块、 第一控制模 块、 第二控制模块、 第一复位模块和下拉模块， 其中， 本公开通过控制移位 寄存器单元下拉控制节点的电位， 避免下拉薄膜晶体管 （栅极与下拉控制节 点连接的薄膜晶体管） 的栅极的阔值电压产生较大的偏移， 保证移位寄存器 的可靠性。 附图说明

为了更清楚地说明本公开实施例或已知的技术 方案， 下面将对实施例或 已知的技术方案中所需要使用的附图作简单的 介绍， 显而易见地， 下面描述 中的附图仅仅是本公开的一些实施例， 对于本领域普通技术人员来说， 在不 付出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。

图 1为本公开实施例提供的一种移位寄存器单元� �模块连接结构示意图 一；

图 2为本公开实施例提供的一种移位寄存器单元� �模块连接结构示意图 图 3为本公开实施例提供的一种移位寄存器单元� �模块连接结构示意图 图 4 为本公开实施例提供的一种移位寄存器单元电 路连接结构示意图 图 5为本公开实施例提供的一种移位寄存器单元� �路连接结构示意图 图 6为本公开实施例提供的一种移位寄存器单元� �作时的信号时序波形 图；

图 7为本公开实施例提供的一种栅极驱动电路的� �构示意图。 具体实施方式

下面将结合本公开实施例中的附图， 对本公开实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例仅仅是本公开一部分实施例， 而 不是全部的实施例。 基于本公开中的实施例， 本领域普通技术人员在没有做 出创造性劳动前提下所述获得的所有其他实施 例，都属于本发明保护的范围。

本公开所有的实施例中釆用的薄膜晶体管是源 极和漏极对称的， 所有其 源极和漏极在名称上可以互换。 此外， 按照薄膜晶体管的特性区分可以将薄 膜晶体管分为 N型晶体管或 P型晶体管， 在本公开实施例中， 当釆用 N型薄 膜晶体管时， 其第一极可以是源极， 第二极可以是栅极， 第三极可以是漏极。 本公开实施例中釆用的薄膜晶体管可以为 N型晶体管，也可以为 P型晶体管。 在以下实施例中， 是以薄膜晶体管均为 N型晶体管为例进行的说明， 可以想 到， 当釆用 P型晶体管时， 需要相应调整驱动信号的时序。

本公开的实施例提供一种移位寄存器单元， 如图 1所示， 包括： 输入模 块 1 0、 上拉模块 20、 第一控制模块 30、 第二控制模块 40、 第一复位模块 50 和下拉模块 60。

其中， 输入模块 1 0， 用于根据第一信号端 STV输入的信号控制上拉控制 节点 PU的电位， 所述上拉控制节点 PU为输入模块 1 0和上拉模块 20的连接 点。 输入模块 1 0的第一端连接第一信号端 STV， 其第二端连接上拉控制节点 PU。 例如， 当第一信号端 STV输入的信号为高电平时， 上拉控制节点 PU的电 位被拉升为高电平。 第一信号端输入的信号还可以为第一时钟信号 。

上拉模块 20用于根据第一时钟信号端 GCLK1输入的信号和上拉控制节点 PU电位控制输出端 OUTPUT输出第三电平信号； 也即上拉模块 20， 响应于上 拉控制节点 PU电位， 输出第一时钟信号端 GCLK1输入的信号， 此时， 第一时 钟信号端 GCLK1输入的信号即为第三电平信号。上拉模块 20的第一端连接第 一时钟信号端 GCLK1 , 其第二端连接上拉控制节点 PU， 其第三端连接输出端 0UTPUT。 上拉模块釆用 N型薄膜晶体管时， 该第三电平信号为高电平。

第一控制模块 30， 用于根据第三时钟信号端 GCLK 3输入的信号和上拉控 制节点 PU电位控制下拉控制节点 PD的电位。所述下拉控制节点 PD为第一控 制模块 30和第二控制模块 40的连接点。第一控制模块 30的第一端连接第三 时钟信号端 GCLK 3 , 其第二端连接上拉控制节点 PU， 其第三端连接第一电压 端 VSS， 其第四端连接下拉控制节点 PD。 所述第一电压端 VSS提供第一电平 信号。

第二控制模块 40， 用于根据第一时钟信号端 GCLK1输入的信号控制下拉 控制节点 PD的电位。 第二控制模块 40的第一端连接下拉控制节点 PD， 其第 二端连接第一时钟信号端 GCLK 1 , 其第三端可以连接第一电压端 VSS。 例如， GCLK 1的信号为高电平时， 第二控制模块 40拉低下拉控制节点 PD的电位至 低电平。

第一复位模块 50， 用于根据所述下拉控制节点 PD的电位复位所述上拉 控制节点 PU的电位。 第一复位模块 50的第一端连接上拉控制节点 PU， 其第 二端连接下拉控制节点 PD， 其第三端连接第一电压端 VSS。 其中， 第一复位 模块 50的第三端连接方式可以有多种，不仅限于连� ��第一电压端 VSS，例如， 其第三端可以连接地线或者第二电压端， 该第二电压端提供第二电平信号。 第一电压端 VSS提供的第一电平信号与第二电压端提供的第 二电平信号的电 位可以不同， 但釆用在 N型薄膜晶体管时都是低电平信号。

下拉模块 60， 用于才艮据第二信号端输入的信号控制所述输 出端 OUTPUT 输出第一电平信号。 下拉模块 60的第一端连接输出端 0UPUT , 其第二端连接 第二信号端 RST， 其第三端连接第一电压端 VSS。 其中， 第二信号端 RST可以 是下一级或下下级移位寄存器的输出端信号， 也可以是第一时钟信号端信号 的反向信号， 也可以是下拉控制节点信号， 甚至单独提供的 RST信号。 另夕卜， 其第三端也可以连接地线或者第二电压端。该 第二电压端提供第二电平信号。 第一电压端 VSS提供的第一电平信号与第二电压端提供的第 二电平信号的电 位可以不同， 但釆用在 N型薄膜晶体管时都是低电平信号。

本公开实施例提供了一种移位寄存器单元， 该移位寄存器单元包括输入 模块、 上拉模块、 第一控制模块、 第二控制模块、 第一复位模块和下拉模块， 本公开实施例通过控制移位寄存器单元下拉控 制节点的电位， 避免下拉薄膜 晶体管 （栅极与下拉控制节点连接） 的栅极的阔值电压产生较大的偏移， 保 证移位寄存器单元的可靠性。

在一个示例中， 第一时钟信号端 GCLK1输入的信号与第三时钟信号端

GCLK 3输入的信号周期相同且两个信号之间具有半� �时钟信号周期的时延。 其中， 第一时钟信号端 GCLK1输入的信号与第三时钟信号端 GCLK 3输入的信 号在一个周期内可以具有四分之一的占空比。

在另一实施例中， 如图 2所示， 移位寄存器单元还可以包括第二复位模 块 70， 用于复位上拉控制节点 PU的电位。 其中， 第二复位模块 70的第一端 连接上拉控制节点 PU， 其第二端连接第二信号端 RST， 其第三端连接第一电 压端 VSS。 当然， 该第二复位模块 70的第二信号端输入的 RST可以是下一级 移位寄存器的输出端信号， 也可以是第一时钟信号端信号的反向信号， 也可 以是下拉控制节点信号， 甚至单独提供的 RST信号。 另外， 其第三端也可以 连接第二电压端。 该第二电压端的电位与第一电压端电位可以不 同， 但釆用 在 N型薄膜晶体管时都需要提供低电平信号。

在另一实施例中， 如图 3所示， 第一控制模块 30还用于根据第一信号端 STV输入的信号控制下拉控制节点 PD的电位。 此时， 第一控制模块的第四端 可以与第一信号端 STV连接。

在一个示例中， 如图 4所示， 输入模块 10可以包括： 第一薄膜晶体管

Ml , 第一薄膜晶体管 Ml的第一极与第二极连接第一信号端 STV， 第一薄膜晶 体管 Ml的第三极连接上拉控制节点 PU。

和 /或； 输入模块 10包括： 第十一薄膜晶体管 Mi l (未示出）， 第十一薄 膜晶体管 Mi l的第一极连接第一信号端 STV， 第二极连接第五时钟信号输出 端， 第三极连接上拉控制节点 PU。 其中， 第五时钟信号输出端的信号可以与 STV同步， 或者与第一时钟信号时延四分之一周期。

在一个示例中， 上拉模块 20包括： 第三薄膜晶体管 M3和第一电容 Cl。 第三薄膜晶体管 M3的第一极连接第一时钟信号端 GCLK1 , 第三薄膜晶体 管 Ml的第二极连接上拉控制节点 PU， 第三薄膜晶体管 M3的第三极连接输出 端 0UTPUT。

第一电容 C1的第一端连接上拉控制节点 PU， 第一电容的 C1第二端连接 输出端 OUTPUT。

在一个示例中， 第一控制模块 30包括： 第五薄膜晶体管 M5和第六薄膜 晶体管 M6。

第五薄膜晶体管 M5的第一极和第二级连接第三时钟信号端 GCLK3 , 第五 薄膜晶体管 M5的第三极连接下拉控制节点 PD。

第六薄膜晶体管 M6的第一极连接下拉控制节点 PD， 第六薄膜晶体管 M6 的第二极连接上拉控制节点 PU， 第六薄膜晶体管 M6的第三极连接第一电压 端 VSS。

在一个示例中， 第二控制模块 40包括： 第九薄膜晶体管 M9。 第九薄膜晶体管 M9的第一极连接下拉控制节点 PD， 第九薄膜晶体管 M9 的第二极连接第一时钟信号端 GCLK1 , 第九薄膜晶体管 M9的第三极连接所述 第一电压端 VSS。

需要说明的是， 第二控制模块 40还可以是多个与第九薄膜晶体管 M9连 接方式相同的晶体管， 这里仅仅是以图 4中的第二控制模块只包括一个第九 薄膜晶体管 M9为例进行的说明， 其他结构的第二控制模块在此不再一一举 例， 但都应属于本公开的保护范围之内。

本公开实施例中，第二控制模块 40用于通过在第一时钟信号端 GCLK1输 出高电平信号时， 拉低下拉控制节点 PD电位， 减少了该下拉控制节点 PD电 压的占空比， 避免了与该下拉控制节点连接的第八薄膜晶体 管 M8 (即下拉薄 膜晶体管） 的栅极阔值电压的偏移， 保证了移位寄存器单元的可靠性。

在另一实施例中， 如图 5所述， 第一控制模块 30还包括： 第七薄膜晶体 管 M7。

第七薄膜晶体管 M7的第一极连接下拉控制节点 PD， 第七薄膜晶体管 M7 的第二极连接第一信号端 STV， 第七薄膜晶体管 M7的第三极连接第一电压端 vss。

在一个示例中， 第一复位模块 50包括： 第八薄膜晶体管 M8。

第八薄膜晶体管 M8的第一极连接上拉控制节点 PU， 第八薄膜晶体管 M8 的第二极连接下拉控制节点 PD， 第八薄膜晶体管 M8的第三极连接第一电压 端 VSS。

在一个示例中， 第二复位模块 70包括第二薄膜晶体管 M2。

第二薄膜晶体管 M2的第一极连接上拉控制节点 PU， 第二薄膜晶体管 M2 的第二极连接第二信号端 RST， 第二薄膜晶体管 M2的第三极连接第一电压端

VSS;

在一个示例中， 下拉模块 60包括： 第四模块晶体管 M4。

第四薄膜晶体管 M4的第一极连接输出端 OUTPUT, 第四薄膜晶体管 M4的 第二极连接第二信号端 RST， 第四薄膜晶体管 M4的第三极连接第一电压端 VSS。 其中， 该第四薄膜晶体管 M4的第二极的输入不仅限于第二信号端 RST 的信号， 还可以是第一时钟信号端 GCLK1信号的反向信号， 也可以是下拉控 制节点 PD的信号。 以下以图 5所示的结构为例， 并结合图 6所示的该移位寄存器单元输出 的时序， 对移位寄存器单元的工作过程进行详细的描述 。

T1阶段： GCLK1=0; GCLK 3=0; STV=1 ; OUTPUT=0; RST=0; PU=1 ; PD=0。

Tl阶段为该移位寄存器单元的充电阶段。

如图 6所示， 由于第一信号端 STV=1， 因此， 第一薄膜晶体管 Ml和第七 薄膜晶体管 M7导通， 第一信号端 STV通过控制第一薄膜晶体管 Ml将上拉控 制节点 PU的电位拉高， 并为第一电容 C1充电。 由于上拉控制节点 PU电位拉 高为高电平， 第六薄膜晶体管 M6导通。 由于第六薄膜晶体管 M6和第七薄膜 晶体管 M7导通， 将下拉控制节点 PD的电位拉低至低电平。 在上拉控制节点 PU为高电平时， 第三薄膜晶体管 M3导通， 但由于第一时钟信号端 GCLK=0， 因此， 输出端 OUTPUT输出低电平。 第二信号端 RST=0， 第二薄膜晶体管 M2、 第四薄膜晶体管 M4截止， 同时， 由于下拉控制节点 PD的电位为低电平， 第 八薄膜晶体管 M8截止， 避免将上拉控制节点 PU的电位拉低。

T2阶段： GCLK1=1 ; GCLK 3=0 ; STV=0 ; 0UTPUT=1 ; RST=0 ; PU=1 ; PD=0。 T2阶段为该移位寄存器单元打开的阶段。 如图 6所示， 由于第一信号端

STV=0 , 因此第一薄膜晶体管 Ml和第七薄膜晶体管 M7截止； 第一电容 C1的 自举作用将上拉控制节点 PU进一步拉高（大约等于或等于 T1阶段 PU点电平 的两倍）。 第一时钟信号端 GCLK1=1， 第九薄膜晶体管 M9导通， 第九薄膜晶 体管 M9与第六薄膜晶体管 M6共同控制下拉控制节点 PD继续保持低电平，第 八薄膜晶体管 M8继续处于截止状态。第二信号端 RST=0，第二薄膜晶体管 M2、 第四薄膜晶体管 M4继续处于截止状态，避免将上拉控制节点 PU的电位拉低。 第一时钟信号端 GCLK1=1， 第三薄膜晶体管 M3将第一时钟信号端的高电平信 号传输至输出端 OUTPUT,使输出端 OUTPUT输出高电平信号。

T3阶段： GCLK1=0 ; GCLK 3=0 ; STV=0 ; OUTPUT=0 ; RST=0 ; PU=1 ; PD=0。 第一时钟信号端 GCLK1=0， 输出端 OUTPUT输出低电平， 由于第一电容 CI 的作用， 上拉控制节点 PU的电位恢复至 T1阶段的高电平， 下拉控制节点 PD 继续保持低电平。

T4阶段： GCLK1=0 ; GCLK 3=1 ; STV=0 ; OUTPUT=0 ; RST=1 ; PU=0 ; PD=1。 第三时钟信号端 GCLK 3=1， 第五薄膜晶体管 M5导通， 对下拉控制节点 PD 充电， 下拉控制节点 PD的电位升高， 第八薄膜晶体管 M8导通， 拉低上拉控 制节点 PU的电位。 同时， 第二信号端 RST=1， 第二薄膜晶体管 M2和第四薄 膜晶体管 M4导通，第二薄膜晶体管 M2将上拉控制节点 PU的电位拉低至低电 平， 第三薄膜晶体管 M3截止。 第四薄膜晶体管 M4导通使输出端 OUTPUT继续 输出低电平信号。

需要说明的是，本公开实施例中第二信号端 RST与第三时钟信号端 GCLK3 在 T4阶段同时提供高电平信号， 而第二信号端 RST的高电平信号还可以在 T3阶段或者 T5阶段提供。 当在 T3阶段，第二信号端 RST提供高电平信号时， 上拉控制节点 PU的电位拉低至低电平。 下拉控制节点 PD的电位继续保持低 电平， 直到 T4阶段第三时钟信号端 GCLK3的信号为高电平时， 该下拉控制节 点 PD的电位被上拉至高电平。 因此， 当在 T3阶段， 第二信号端 RST提供高 电平信号并不会影响下拉控制节点 PD电位的控制，也可以达到本公开的实施 例相同的效果。 而在 T5阶段， 第二信号端 RST提供高电平时， 由于在 T4阶 段第三时钟信号端 GCLK3对下拉控制节点 PD进行充电至高电平，下拉控制节 点 PD控制上拉控制节点 PU的电位，使上拉控制节点 PU电位呈低电平。因此， 该 T5阶段第二信号端 RST提供的高电平信号也不会影响到下拉控制节 点 PD 电位的控制。

T5阶段： GCLK1=0; GCLK3=0; STV=0; OUTPUT=0; RST=0; PU=0; PD=1。 第三时钟信号端 GCLK3=0， 第五薄膜晶体管 M5截止， 停止向下拉控制节 点 PD充电， 而且第二信号端 RST=0， 第二薄膜晶体管 M2和第四薄膜晶体管 M4截止。 第一信号端 STV=0， 第七薄膜晶体管 M7和第一薄膜晶体管 Ml继续 保持截止， 上拉控制节点 PU也继续保持低电平， 第六薄膜晶体管 M6也保持 截止。 第一时钟信号端 GCLK1=0， 第九薄膜晶体管 M9截止。 第五薄膜晶体管

M5、 第六薄膜晶体管 M6、 第七薄膜晶体管 M7和第九薄膜晶体管 M9截止， 避 免了下拉控制节点 PD电位被拉低。

T6阶段： GCLK1=1 ; GCLK3=0; STV=0; OUTPUT=0; RST=0; PU=0; PD=0。 第一时钟信号端 GCLK1=1， 第九薄膜晶体管 M9导通， 将下拉控制节点 PD 的电位拉低至低电平， 上拉控制节点 PU和输出端 OUTPUT的电位继续保持低 电平。

T7阶段： GCLK1=0; GCLK3=0; STV=0; OUTPUT=0; RST=0; PU=0; PD=0。 由于 GCLK1=0， GCLK3=0 , STV=0 , RST=0， 上拉控制节点 PU和下拉控制 节点 PD的电位继续保持低电平。

T8阶段： GCLK1=0 ; GCLK 3=1 ; STV=0 ; OUTPUT=0 ; RST=0 ; PU=0 ; PD=1。 第三时钟信号端 GCLK 3=1， 第五薄膜晶体管 M5导通， 对下拉控制节点 PD 进行充电， 下拉控制节点 PD电位上升， 第八薄膜晶体管 M8导通， 上拉控制 节点 PU的电位继续保持低电平， 输出端 OUTPUT也继续保持低电平。

从以上时序结果可以看出， 第二信号端 RST输入的信号为高电平时起到 第一信号端 STV输入的信号为高电平之前的阶段（参考图 6中的 T4—T7阶段）， 当第三时钟信号端 GCLK 3输入高电平时（如在 T4阶段）， 第五薄膜晶体管 M5 导通， 第三时钟信号端 GCLK 3的信号对下拉控制节点 PD进行充电， 下拉控制 节点 PD电位升高， 且在相邻的下一个阶段 ( T5阶段）也保持高电平； 第一 时钟信号端 GCLK1为高电平时（T6阶段）， 第九薄膜晶体管 M9控制下拉控制 节点 PD的电位进行放电， 将下拉控制节点 PD的电位拉低至低电平， 且在下 一个阶段（T7阶段） 中也保持低电平不变， 使下拉控制节点 PD的电压保持 了 50%的占空比。 这样， 与下拉控制节点 PD连接的第八薄膜晶体管 M8的第 二极（栅极）在第二信号端 RST输入的信号为高电平时起到第一信号端 STV 输入的信号为高电平之前的阶段（即移位寄存 器单元完成一行薄膜晶体管栅 极驱动后到下一帧的移位寄存器开启信号到达 之前的阶段）， 施加具有 50%占 空比的电压， 减少了对该薄膜晶体管栅极的负载， 避免栅极阔值电压的偏移， 保证了移位寄存器单元的可靠性。

本公开的另一个实施例提供一种栅极驱动电路 ， 如图 7所示， 包括多级 如上所述的移位寄存器单元。 例如， 该栅极驱动电路有 N级移位寄存器级联， (1=<η<=Ν, n为整数）。 其中， 除第一级移位寄存器单元外， 其余每个移位寄 存器单元（例如是第 n个移位寄存器， η> 1 ) 的第一信号端 STV (n)连接与其 相邻的上一级移位寄存器单元的输出端 OUTPUT (n-1)。 除最后一级移位寄存 器单元外， 其余每个移位寄存器单元的信号输出端 OUTPUT (n)连接与其相邻 的下一级移位寄存器单元的信号输入端 STV (n+l)。 除最后两级移位寄存器单 元之外， 其余每个移位寄存器单元的第二信号端 RST (n)连接相邻下下级的移 位寄存器单元的信号输出端 OUTPUT (n+2)。

奇数级移位寄存器单元的第一时钟信号端 GCLK1和第三时钟信号端 GCLK 3分别连接第一时钟信号 CLK1和第三时钟信号 CLK 3，偶数级移位寄存器 单元的第一时钟信号端 GCLK1和第三时钟信号端 GCLK3分别连接第二时钟信 号 CLK2和第四时钟信号 CLK4。

其中， 第一时钟信号 CLK1、 第二时钟信号 CLK2、 第三时钟信号 CLK3和 第四时钟信号 CLK4为一个时钟周期内分别处于四个不同阶段� �移位信号。第 一时钟信号 CLK1与第二时钟信号 CLK2之间，第二时钟信号 CLK2与第三时钟 信号 CLK3之间， 第三时钟信号 CLK3与第四时钟信号 CLK4之间， 第四时钟信 号 CLK4与第一时钟信号 CLK1之间， 均具有四分之一时钟信号周期的时延。

本实施例中第一个移位寄存器单元的第一信号 端 STV (l)可以输入帧起始 信号 s tv; 最后两级移位寄存器单元的第二信号端 RST (N-l)和 RST (N) ,可以 分别输入复位信号 r s t， 也可以是这两个移位寄存器单元本身的输出端 的信 号， 还可以增设两个冗余的移位寄存器单元， 将该两个移位寄存器单元的输 出端连接至最后两级移位寄存器单元的第二信 号端，即 OUTPUT (N+1)连接 RST ( N-1 ) , OUTPUT (N+2)连接 RST ( N )。

本公开的又一个实施例提供了一种栅极驱动电 路的驱动方法。

具体包括： 第一阶段 (T4)， 第三时钟信号端输入的信号和上拉控制节点 电位控制下拉控制节点的电位； 第二阶段 (Τ6)， 第一时钟信号端输入的信号 控制所述下拉控制节点的电位。 第一阶段和第二阶段之间 （即第三时钟信号 与第一时钟信号之间）具有半个时钟周期的时 延。

本实施例中， 在第一阶段 ( Τ4 )和第二阶段 (Τ6)分别对下拉控制节点进 行电位控制， 如第一阶段， 第三时钟信号端输入的信号对下拉控制节点进 行 充电， 在第二阶段， 第一时钟信号控制下拉薄膜晶体管对所述下拉 控制节点 进行放电。 其中， 所述下拉薄膜晶体管用于将下拉控制节点的电 位拉低。 本 实施例通过控制下拉控制节点的电压占空比， 避免了下拉薄膜晶体管的栅极 的阔值电压产生较大的偏移， 有效提高移位寄存器单元的工作可靠性。

本公开的又一个实施例提供了一种显示装置， 该显示装置包括上述实施 例提供的栅极驱动电路， 该栅极驱动电路包括多级移位寄存器单元， 该移位 寄存器单元包括输入模块、 上拉模块、 第一控制模块、 第二控制模块、 复位 模块和下拉模块。

该显示装置可以为液晶显示面板、 有机电致发光器、 电子纸、 手机、 电 视、 数码相框等任何具有显示功能的显示设备。 以上所述， 仅为本公开的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本公开的技 术范围内， 可轻易想到 变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护范围 应以所述权利要求保护范围为准。

本申请要求于 2014年 1月 27日递交的中国专利申请第 201410040299. 3 号的优先权， 在此全文引用上述中国专利申请公开的内容以 作为本申请的 一部分。