本发明涉及一种计算机领域， 特别涉及一种数据写入电路、 读取电路、 内存缓冲 器及内存条。 背景技术

DDR4 SDRAM是下一代同步动态随机内存存储器技术， 相对于以前的 SDRAM 技术， DDR4有了革命性的变化。 新一代 DDR4 SDRAM可以使用硅穿孔 （TSV) 技 术和多层制造工艺，可以有 4stack或者 8statck，大幅度提高了内存芯片的容量。 DDR4 可以工作在 1600MHz 至 3200MHz频率范围， 也可扩展至 2133MHz至 4266MHz频 率范围， 其工作电压更是降低到 1.05V至 1.25V电压范围； 而且， DDR4还增加了存 储体（bank)的数量，改进了输入输出接口的电� ��。相对于 DDR3 SDRAM而言， DDR4 具有内存容量大、 工作频率高、 工作电压低、 功耗小等诸多优点。

由于 DDR4内存芯片工作频率高， 数据的读写操作的错误率将大幅提高， 因此， 如何将数据读出或写入 DDR4 X4型内存芯片， 已经成为本领域技术人员需要解决的 问题。 发明内容

本发明的目的在于提供一种将数据写入内存芯 片的写入电路。

本发明的另一目的在于提供一种将数据读出内 存芯片的读取电路。

本发明的又一目的在于提供一种内存缓冲器。

本发明的再一目的在于提供一种内存条。

为了达到上述目的及其他目的， 本发明提供的将数据写入内存芯片的写入电路 包 括：

数据采集单元， 设有第一数据总线与第一数据转位控制线， 用于每一次由第一数 据总线采集 a个数据及由第一数据转位控制线采集与该 a个数据对应的第一转位控制 数据， 以累计采集 a*b个待校验的数据及 a个校验数据；

第一校验单元， 连接所述数据采集单元的输出端， 用于根据来自数据采集单元的 校验数据来校验来自数据采集单元的 a*b个待校验的数据以及 b个第一转位控制数据 是否出错， 以输出数据正确与否的第一校验结果； 数据还原单元， 连接所述数据采集单元的输出端， 用于当来自数据采集单元的第 一转位控制数据为第一数值时将与该转位控制 数据对应的 a个待校验的数据取反后输 出， 否则直接将该 a个待校验的数据输出；

第一校验数据生成单元， 连接所述数据还原单元的输出端， 用于分别根据来自数 据还原单元的 a*b个数据中的 al*b个数据与 a2*b个数据， 来分别生成一组第一校验 数据， 其中， al*b+a2*b等于 a*b ;

第一调整单元， 连接所述第一校验数据生成单元与第一校验单 元的输出端， 用于 当第一校验单元输出数据错误的第一校验结果 时调整每一组第一校验数据， 否则不予 调整；

写入单元， 分别连接所述第一调整单元及所述数据还原单 元的输出端， 用于将来 自所述数据还原单元的 al*b个数据及第一调整单元输出的与该 al*b个数据对应的一 组第一校验数据通过第二数据总线输出到一个 内存芯片， 将来自所述数据还原单元的 a2*b个数据及第一调整单元输出的与该 a2*b个数据对应的一组第一校验数据通过第 二数据总线输出到另一个内存芯片。

本发明提供的将数据读出内存芯片的读取电路 ， 包括：

数据读取单元， 设有连接两个内存芯片的第三数据总线， 用于通过第三数据总线 由一个内存芯片读取 al*b个数据及对应的第一组校验数据、 由另一个内存芯片读取 a2*b个数据及对应的第二组校验数据；

第二校验单元， 连接数据读取单元的输出端， 用于根据第一组校验数据来校验 al*b个数据是否出错、 以及根据第二组校验数据来校验 a2*b个数据是否出错， 以输 出 al*b+a2*b个数据是否出错的第二校验结果；

输出数据生成单元， 连接数据读取单元的输出端， 用于确定来自数据读取单元的 a*b个数据中每 a个数据所对应的第二转位控制数据， 并当所确定的第二转位控制数 据为第一数值时， 将该个第二转位控制数据对应的 a个数据取反后输出， 否则直接将 该 a 个数据输出， 并将每 a 个数据对应的第二转位控制数据输出， 其中，

第二校验数据生成单元， 连接输出数据生成单元的输出端， 用于根据来自输出数 据生成单元的 a*b个数据及 b个第二转位控制数据来生成第二校验数据；

第二调整单元， 连接第二校验数据生成单元与第二校验单元的 输出端， 用于当第 二校验单元输出数据错误的第二校验结果时调 整所述第二校验数据后输出， 否则直接 输出第二校验数据； 输出单元， 分别连接输出数据生成单元与第二调整单元的 输出端， 用于通过第四 数据总线输出来自输出数据生成单元的 a*b个数据与来自所述第二调整单元的第二校 验数据以及 a个数据 1， 其中， 每一次输出 a个数据时， 通过第二数据转位控制线输 出与该 a个数据对应的第二转位控制数据。

本发明提供的内存缓冲器，包括： 前述的写入电路、前述的读取电路及控制电路 ， 其中， 所述写入电路包含的第一数据总线与所述读取 电路包含的第四数据总线相连 接， 所述写入电路包含的第二数据总线与所述读取 电路包含的第三数据总线相连接， 所述写入电路包含的第一数据转位控制线与所 述读取电路包含的第二数据转位控制 线相连接， 所述控制电路设有控制信号总线， 用于根据接收的控制信号来控制所述写 入电路及读取电路的读写操作。

本发明提供的内存条， 包括： 前述的内存缓冲器及至少两个内存芯片， 其中， 所 述内存缓冲器包括的第二数据总线与所述至少 两个内存芯片连接。

综上所述， 本发明的写入电路能基于转位控制数据将输入 的数据写入两个内存芯 片中； 本发明的读取电路能将所读取的内存芯片的数 据、 基于转位控制数据输出至内 存控制器； 由此来以低功耗方式与内存控制器进行数据传 输， 同时还可兼具 DDR4 X4 型内存芯片的大容量。 附图说明

图 1为本发明的将数据写入内存芯片的写入电路� �意图；

图 2为本发明的将数据读出内存芯片的读取电路� �意图；

图 3为本发明的内存缓冲器示意图；

图 4为本发明的内存条示意图。

具体实施方式

图 1示出了本发明一个优选实施例的将数据写入� �存芯片的写入电路 2示意图。 其中， 所述写入电路 2包括： 数据采集单元 21、 数据还原单元 23、 第一校验单元 22、 第一校验数据生成单元 24、 第一调整单元 25及写入单元 26。

所述数据采集单元 21 设有第一数据总线与第一数据转位控制线， 用于每一次由 第一数据总线采集 a个数据及由第一数据转位控制线采集与该 a个数据对应的第一转 位控制数据， 以累计采集 a*b个待校验的数据及 a个校验数据。 例如， 所述数据采集单元 21 的第一数据总线及数据转位控制线与内存控制 器 1 连接后， 所述数据采集单元 21每一次由第一数据总线中的 DQ1 [7 : 0]采集 a=8个数据 并输出， 同时还由数据转位控制线 DBI采集与该 a=8个数据对应的第一转位控制数据 并输出， 如此经过多次采集， 例如， 经过 9次采集， 所述数据采集单元 21累计输出 a*b=8*8个待校验的数据、 8个校验数据及每 a=8个数据对应的第一转位控制数据。

优选地， 所述数据采集单元 21在采集 a*b个待校验的数据后， 将第 b+1次采集 的数据作为校验数据， 其中， a个校验数据对应的第一转位控制数据为第二� �值。

优选地， 所述数据采集单元 21还可包括第一时序校正电路。 该第一时序校正电 路用于根据来自第一数据总线的写数据采集信 号来校正时序以便能正确采集来自第 一数据总线的数据及来自第一数据转位控制线 的转位控制数据。 例如， 第一时序校正 电路根据来自第一数据总线中的 DQS1的写数据采集信号来进行时序校正等。

需要说明的是， 本领域技术人员根据上述描述， 应该理解第一时序校正电路的电 路结构， 故在此不再详述。

所述第一校验单元 22连接所述数据采集单元 21的输出端， 用于根据来自数据采 集单元 21的校验数据来校验来自数据采集单元 21的 a*b个待校验的数据以及 b个第 一转位控制数据是否出错， 以输出数据正确与否的第一校验结果。

其中， 所述第一校验单元 22 的电路结构基于来自所述第一数据总线的数据 所采 用的编码方式来确定。

例如，若来自所述第一数据总线的 a*b个待校验的数据采用 CRC多项式是 ATM-8 HEC, Χ ^Λ 8+Χ ^Λ 2+Χ ^Λ 1+1的 CRC编码方式， 则优选地， 所述第一校验单元 22可包括： 第一生成电路与第一比较电路。

所述第一生成电路连接所述数据采集单元 21 的输出端， 用于根据来自数据采集 单元 21的 a*b个待校验的数据及来自数据采集单元 21的 b个第一转位控制数据， 来 生成第一待比较校验数据。

优选地， 所述第一生成电路可包括生成循环冗余校验数 据的生成电路， 例如， 包 括由异或门构成的电路等。

例如， 来自数据采集单元 21的 a*b=8*8个待校验的数据以及校验数据如下表一 所示， 其中， 第 1列至第 8列数据分别为数据采集单元 21第 1至第 8次输出的待校 验的数据，第 9列数据 CRC0至 CRC7为校验数据； 来自数据采集单元 21的 b+l=8+l=9 个第一转位控制数据如表二所示。 其中， 第 9个第一转位控制数据为校验数据所对应 的第一转位控制数据

表一：

则所述第一生成电路包括一组根据上述表一 中第 1至 8列的数据 DO至 D63及表二中 的第一转位控制数据来生成第一待比较校验数 据 NewCRC[0]、 NewCRC[l] 、

NewCRC[2] 、 NewCRC[3] 、 NewCRC[4] 、 NewCRC[5] 、 NewCRC[6] 、 NewCRC[7] 的第一组合逻辑电路， 其中， 该第一组合逻辑电路的逻辑关系式如下式一所 示：

式一：

NewCRC[0] = [D69] ^A [D68] ^A [D67] ^A [D66] ^Λ [D64] ^Λ [D63] ^Λ [D60] ^Λ

[D56] ^Λ [D54] ^Λ [D53] ^Λ [D52] ^Λ [D50] ^Λ [D49] ^Λ [D48] ^Λ

[D45] ^Λ [D43] ^Λ [D40] ^Λ [D39] ^Λ [D35] ^Λ [D34] ^Λ [D31] ^Λ

[D30] ^Λ [D28] ^Λ [D23] ^Λ [D21] ^Λ [D19] ^Λ [D18] ^Λ [D16] ^Λ

[D14] ^Λ [D12] ^Λ [D8] ^Λ [D7] ^Λ [D6] ^Λ [DO]；

NewCRC[l] = [D70] ^Λ [D66] ^Λ [D65] ^Λ [D63] ^Λ [D61] ^Λ [D60] ^Λ [D57] ^Λ

[D56] ^Λ [D55] ^Λ [D52] ^Λ [D51] ^Λ [D48] ^Λ [D46] ^Λ [D45] ^Λ

[D44] ^Λ [D43] ^Λ [D41] ^Λ [D39] ^Λ [D36] ^Λ [D34] ^Λ [D32] ^Λ

[D30] ^Λ [D29] ^Λ [D28] ^Λ [D24] ^Λ [D23] ^Λ [D22] ^Λ [D21] ^Λ

[D20] ^Λ [D18] ^Λ [D17] ^Λ [D16] ^Λ [D15] ^Λ [D14] ^Λ [D13] ^Λ

[D12] ^Λ [D9] ^Λ [D6] ^Λ [Dl] ^Λ [DO];

NewCRC[2] = [D71] ^Λ [D69] ^Λ [D68] ^Λ [D63] ^Λ [D62] ^Λ [D61] ^Λ [D60] ^Λ

[D58] ^Λ [D57] ^Λ [D54] ^Λ [D50] ^Λ [D48] ^Λ [D47] ^Λ [D46] ^Λ

[D44] ^Λ [D43] ^Λ [D42] ^Λ [D39] ^Λ [D37] ^Λ [D34] ^Λ [D33] ^Λ [D29] [D28] ^f 、 [D25] ^Λ [D24] ^A [D22] ^Λ [D17] '、[D15] ^Λ

[D13] [D12] ^; 、 [D10] ^Λ [D8] ^Λ [D6] ^A [D2] ^A [Dl] ^A [DO]

NewCRC[3] = [D70] ^r 、 [D69] ^Λ [D64] ' 、 [D63] ' 、 [D62] ' 、 [D61] 、 [D59] ^Λ

[D58] [D55] ^; 、 [D51] ^Λ [D49] ^A [D48] ^Λ [D47] ' [D45] ^A

[D44] [D43] ^; 、 [D40] ^Λ [D38] ^Λ [D35] ^Λ [D34] ' [D30] ^A

[D29] [D26] ^; 、 [D25] ^Λ [D23] ^Λ [D18] ^Λ [D16] ' [D14] ^Λ

[D13] [D11] ^r 、 [D9] ^Λ [D7] ^Λ [D3] ^Λ [D2] ^Λ [Dl];

NewCRC[4] = [D71] ^r 、 [D70] ^Λ [D65] ' ^λ [D64] ' 、 [D63] ' 、 [D62] 、 [D60] ^Λ

[D59] [D56] ^; 、 [D52] ^Λ [D50] ^Λ [D49] ^Λ [D48] ' [D46] ^Λ

[D45] [D44] ^; 、 [D41] ^Λ [D39] ^Λ [D36] ^Λ [D35] ' 、[D31] ^A

[D30] [D27] ^; 、 [D26] ^Λ [D24] ^A [D19] ^Λ [D17] ' 、[D15] ^Λ

[D14] [D12] ^; 、 [D10] ^Λ [D8] ^Λ [D4] ^Λ [D3] ^Λ [D2];

NewCRC[5] = [D71] ^r 、 [D66] ^Λ [D65] ' 、 [D64] ' 、 [D63] ' 、 [D61] 、 [D60] ^Λ

[D57] [D53] ^; 、 [D51] ^Λ [D50] ^Λ [D49] ^Λ [D47] ' [D46] ^Λ

[D45] [D42] ^; 、 [D40] ^Λ [D37] ^Λ [D36] ^Λ [D32] ' 、[D31] ^A

[D28] [D27] ^; 、 [D25] ^Λ [D20] ^Λ [D18] ^Λ [D16] ' 、[D15] ^Λ

[D13] [D11] ^r 、 [D9] ^Λ [D5] ^Λ [D4] ^Λ [D3];

NewCRC[6] = [D67] ^r 、 [D66] ^Λ [D65] ' ^λ [D64] ' 、 [D62] ' 、 [D61] 、 [D58] ^Λ

[D54] [D52] ^; 、 [D51] ^Λ [D50] ^A [D48] ^Λ [D47] ' [D46] ^Λ

[D43] [D41] ^; 、 [D38] ^Λ [D37] ^Λ [D33] ^Λ [D32] ' [D29] ^Λ

[D28] [D26] ^; 、 [D21] ^A [D19] ^A [D17] ^Λ [D16] ' [D14] ^Λ

[D12] [D10] ^; 、 [D6] ^Λ [D5] - [D4];

NewCRC[7] = [D68] ^r 、 [D67] ^Λ [D66] ' ^λ [D65] ' 、 [D63] ' 、 [D62] 、 [D59] ^Λ

[D55] [D53] ^; 、 [D52] ^A [D51] ^Λ [D49] ^Λ [D48] ' 、 [D47] ^Λ

[D44] [D42] ^; 、 [D39] ^Λ [D38] ^Λ [D34] ^Λ [D33] ' [D30] ^A

[D29] [D27] ^r 、 [D22] ^Λ [D20] ^Λ [D18] ^Λ [D17] ' 、[D15] ^Λ

[D13] ^A [Dll] ^A [D7] ^A [D6] ^A [D5]。

所述第一比较电路连接第一生成电路及数据采 集单元 21 的输出端， 用于将第一 待比较校验数据与来自数据采集单元 21 的校验数据进行比较来输出数据正确与否的 第一校验结果。

例如， 所述第一比较电路将第一待比较校验数据 NewCRC[0]、 NewCRC[l] 、 NewCRC[2] 、 NewCRC[3] 、 NewCRC[4] 、 NewCRC[5] 、 NewCRC[6] 、 NewCRC[7] 与来自数据采集单元 21第 9次输出的数据，即上述表一中的第 9列数据 CRC0至 CRC7, 进行比较。

优选地， 所述第一比较电路包括 8个 2输入的同或门电路与 1个 8输入的逻辑与 门电路，其中，第 1个 2输入的同或门电路接入第一待比较校验数据 NewCRC[0]与校 验数据 CRC0, 第 2个 2输入的同或门电路接入第一待比较校验数据 NewCRC[l]与校 验数据 CRC1 , 第 3个 2输入的同或门电路接入第一待比较校验数据 NewCRC[2]与校 验数据 CRC2, 第 4个 2输入的同或门电路接入第一待比较校验数据 NewCRC[3]与校 验数据 CRC3, 第 5个 2输入的同或门电路接入第一待比较校验数据 NewCRC[4]与校 验数据 CRC4, 第 6个 2输入的同或门电路接入第一待比较校验数据 NewCRC[5]与校 验数据 CRC5, 第 7个 2输入的同或门电路接入第一待比较校验数据 NewCRC[6]与校 验数据 CRC6, 第 8个 2输入的同或门电路接入第一待比较校验数据 NewCRC[7]与校 验数据 CRC7, 该 8个同或门的输出分别连接 8输入的逻辑与门电路的一个输入端， 由 此， 当第一待比较校验数据中有至少一者与对应的 校验数据不同， 则 8输入的逻辑与 门电路就输出表示输出数据错误的第一校验结 果 "0 "， 否则， 8输入的同或门电路输 出数据正确的第一校验结果 " 1 "。

所述数据还原单元 23连接所述数据采集单元 21的输出端， 用于当来自数据采集 单元 21的第一转位控制数据为第一数值时将与该转� ��控制数据对应的 a个数据取反 后输出， 否则直接将该 a个数据输出。

例如， 所述第一数值为 "0 "。 优选地， 所述数据还原单元 23可包括 a个逻辑关系式为^ + 131的第二组合 逻辑电路等， 其中， 每一个第二组合逻辑电路中的 1均为来自数据采集单元 21的第 一转位控制数据， 1为来自数据采集单元 21的 a个待校验数据中的 1个， 例如， 第 1个第二组合逻辑电路的 1为来自数据采集单元 21的 a个待校验的数据 D0、 Dl、 D2、 D3、 D4、 D5、 D6、 D7中的 D0， 第 2个第二组合逻辑电路的 51为 a个待校验的数据中 的 Dl， 第 3个第二组合逻辑电路的 1为 a个待校验的数据中的 D2， 第 4个第二组合 逻辑电路的 1为 a个待校验的数据中的 D3， 第 5个第二组合逻辑电路的 1为 a个待 校验的数据中的 D4， 第 6个第二组合逻辑电路的 1为 a个待校验的数据中的 D5， 第 7个第二组合逻辑电路的 1为 a个待校验的数据中的 D6，第 8个第二组合逻辑电路的 51为 a个待校验的数据中的 D7， 由此， 当接入的第一转位控制数据为所述第一数值， 即^ =0， 则 8个第二组合逻辑电路输出为^ + LSl=^I， 也就是 8个第二组合逻 辑电路输出 a个待校验数据 DO、 Dl、 D2、 D3、 D4、 D5、 D6、 D7的反数据^、 ΊΤΐ、 Έϊ、 m a 否则， 当接入的第一转位控制数据为所述第二数值， 即

^1 =1 , 则 8个第二组合逻辑电路输出为^ + ^4131 = 1， 也就是 8个第二组合逻辑 电路输出 a个待校验数据 D0、 Dl、 D2、 D3、 D4、 D5、 D6、 D7; 由此， 所述数据还原单 元 23经过 b =8次操作后， 可输出 a*b个数据。 所述第一校验数据生成单元 24连接所述数据还原单元 23的输出端， 用于分别根 据来自数据还原单元 23的 a*b个数据中的 al*b个数据与 a2*b个数据， 来分别生成 一组第一校验数据， 其中， al*b+a2*b等于 a*b。 其中， 所述第一校验数据生成单元 24 的电路结构由数据校验方式及存储数据的 内存芯片的型号等来确定。 例如， 存储数据的内存芯片为 DDR4 X4型内存芯片， 数据 校验方式为循环冗余校验 （即 CRC校验）， 则优选地， 所述第一校验数据生成单元 24 可包括两组生成循环冗余校验数据的生成电路 。

例如， 来自数据还原单元 23的 a*b=8*8个数据如表三所示， 其中， 第 1列至第 8 列数据分别为数据还原单元 23第 1至第 8次输出的数据：

表三：

所述第一校验数据生成单元 24包含的一组生成电路根据数据还原单元 23每一次输出 的 a=8个数据中的 al =4个， 例如表三所示的第 1至 4行的数据， 来生成第一组第一 校验数据 NewCRC[10]、NewCRC[l l] NewCRC[12] NewCRC[13] 、NewCRC[14] 、

NewCRC[15] 、 NewCRC[16] 、 NewCRC[17] , 所述第一校验数据生成单元 24包含的 另一组生成电路根据数据还原单元 23 每一次输出的 a =8 个数据中的剩余 a2 =a-al=8-4=4个数据， 例如表三所示的第 5至 8行的数据， 来生成第二组第一校验数 据 NewCRC[20]、 NewCRC[21] 、 NewCRC[22] 、 NewCRC[23] 、 NewCRC[24] 、 NewCRC[25] 、 NewCRC[26] 、 NewCRC[27]。

优选地， 根据数据 DO至 D31来生成第一组第一校验数据的生成电路包括 逻辑关 系式如下式二的组合逻辑电路， 根据数据 D32至 D63来生成第二组第一校验数据的的 生成电路包括逻辑关系式如下式三的组合逻辑 电路，

式二：

NewCRC[10] = 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^A [d31] ^A

[d30] ^Λ [d28] ^Λ [d23] ^Λ [d21] ^Λ [dl9] ^Λ [dl8] ^Λ [dl6] ^Λ

[dl4] ^Λ [dl2] ^Λ [d8] ^Λ [d7] ^Λ [d6] ^Λ [d0]；

NewCRC[ll] = 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ

[d30] ^Λ [d29] ^Λ [d28] ^Λ [d24] ^Λ [d23] ^Λ [d22] ^Λ [d21] ^Λ

[d20] ^Λ [dl8] ^Λ [dl7] ^Λ [dl6] ^Λ [dl5] ^Λ [dl4] ^Λ [dl3] ^Λ

[dl2] ^Λ [d9] ^Λ [d6] ^Λ [dl] ^Λ [d0];

NewCRC[12] = 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ

[d29] ^Λ [d28] ^Λ [d25] ^Λ [d24] ^Λ [d22] ^Λ [dl7] ^Λ [dl5] ^Λ

[dl3] ^Λ [dl2] ^Λ [dlO] ^Λ 网 ^Λ [d6] ^Λ [d2] ^Λ [dl] ^Λ [d0];

NewCRC[13] = 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ [d30] ^Λ

[d29] ^Λ [d26] ^Λ [d25] ^Λ [d23] ^Λ [dl8] ^Λ [dl6] ^Λ [dl4] ^Λ

[dl3] ^Λ [dll] ^Λ [d9] ^Λ [d7] ^Λ [d3] ^Λ [d2] ^Λ [dl];

NewCRC[14] = 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^A [d31] ^A 職s/ui O卜60 nosld iz-oozAV

pρρ§ρ 【〕【〕【〕【〕【〕【〕【〕sl </·ΐ <6ΐ <寸 <9 < <οε

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1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ

[d61] ' 、 [d60] ^Λ [d57] ^Λ [d56] ' 、 [d54] 、 [d49] ' 、 [d47] ^Λ

[d45] ' 、 [d44] ^Λ [d42] ^Λ [d40] ' 、 [d38] 、 [d34] ' 、 [d33] ^Λ [d32];

NewCRC[23] : 1 i ^Λ 1 ^Λ 1 ' ^Λ 1 ⁷

1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ [d62] ^Λ

[d61] ' 、 [d58] ^Λ [d57] ^Λ [d55] ' 、 [d50] 、 [d48] ' 、 [d46] ^Λ

[d45] ' 、 [d43] ^A [d41] ^Λ [d39] ' 、 [d35] 、 [d34] ' 、 [d33];

NewCRC[24] : 1 i ^Λ 1 ^Λ 1 ' ^Λ 1 ⁷

1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ [d63] ^Λ

[d62] ' 、 [d59] ^Λ [d58] ^Λ [d56] ' \ [d5 、 [d49] ' 、 [d47] ^Λ

[d46] ' 、 [d44] ^Λ [d42] ^Λ [d40] ' 、 [d36] 、 [d35] ' 、 [d34];

NewCRC[25] : 1 i ^Λ 1 ^Λ 1 ' ^Λ 1 ⁷

1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ [d63] ^Λ

[d60] ' 、 [d59] ^Λ [d57] ^Λ [d52] ' 、 [d50] 、 [d48] ' 、 [d47] ^Λ

[d45] ' 、 [d43] ^A [d41] ^Λ [d37] ' 、 [d36] 、[d35];

NewCRC[26] : 1 i ^Λ 1 ^Λ 1 ' ^Λ 1 ⁷

1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ [d61] ^A

[d60] ' 、 [d58] ^Λ [d53] ^A [d51] ^/ 、 [d49] 、 [d48] ' 、 [d46] ^Λ

[d44] ' 、 [d42] ^Λ [d38] ^Λ [d37] ' 、 [d36];

NewCRC[27] : 1 i ^Λ 1 ^Λ 1 ' ^Λ 1 ⁷

1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ [d62] ^Λ

[d61] ' 、 [d59] ^Λ [d54] ^Λ [d52] ' 、 [d50] 、 [d49] ' 、 [d47] ^Λ

[d45] ' 、 [d43] ^Λ [d39] ^Λ [d38] ' \ [d37]。 需要说明的是， 本领域技术人员应该理解， 上述两组生成电路的结构仅仅只是列 而非对本发明的限制。 所述第一调整单元 25连接所述第一校验数据生成单元 24与第一校验单元 22的 输出端， 用于当第一校验单元 22输出数据错误的第一校验结果时调整每一组� ��一校 验数据， 否则不予调整。 优选地， 所述第一调整单元 25包括两个逻辑关系式均为 ^ + ^4232的第三组 合逻辑电路， 其中， 一个第三组合逻辑电路中 2为第一校验单元 22输出的第一校验 结果， 52为第一组第一校验数据 NewCRC[10]、 NewCRC[l l] 、 NewCRC[12] 、 NewCRC[13] 、 NewCRC[14] 、 NewCRC[15] 、 NewCRC[16] 、 NewCRC[17]中的一 个， 例如， 为 NewCRC[14] _; 另一个第三组合逻辑电路中 2为第一校验单元 22输出 的第一校验结果， 52为第二组第一校验数据 NewCRC[20]、 NewCRC[21] 、 NewCRC[22] 、 NewCRC[23] 、 NewCRC[24] 、 NewCRC[25] 、 NewCRC[26] 、 NewCRC[27] 中的一个， 例如， 为 NewCRC[25]。 由此， 当所述第一校验单元 22输 出表示数据错误的第一校验结果， 即 2 = " 0 " 时， 则一个第三组合逻辑电路输出

B = NewCRC[14] , 另一个第三组合逻辑电路输出 = NewCRC[25]， 即所述第一调整 单元 25 将第一组第一校验数据 NewCRC[10]、 NewCRC[l l] 、 NewCRC[12] 、 NewCRC[13] 、 NewCRC[15] 、 NewCRC[16] 、 NewCRC[17]不做处理直接输出， 而 仅将 NewCRC[14]取反后输出， 同时将第二组第一校验数据 NewCRC[20]、 NewCRC[21] 、 NewCRC[22] 、 NewCRC[23] 、 NewCRC[24] 、 NewCRC[26] 、 NewCRC[27] 不做处理直接输出， 仅将 NewCRC[25] 取反后输出； 而当所述第一校 验单元 22输出数据正确的第一校验结果， 即 2 = " 1 " 时， 则一个第三组合逻辑电 路输出 52 = NewCRC[14]， 另一个第三组合逻辑电路输出 52 = NewCRC[25]， 即所述 第一调整单元 25输出的就是第一组第一校验数据与第二组第� ��校验数据。

需要说明的是， 所述第一校验单元 22也可包括两个以上至八个逻辑关系式均为

^ + ^42^2的组合逻辑电路等， 用来分别当所述第一校验单元 22输出表示数据错 误的第一校验结果， 将第一组第一校验数据中的两个或两个以上数 据取反后输出， 并 将第二组第一校验数据中的一个或一个以上数 据取反后输出等， 或者用来分别当所述 第一校验单元 22输出表示数据错误的第一校验结果， 将第一组第一校验数据中的一 个或一个以上数据取反后输出， 并将第二组第一校验数据中的两个或两个以上 数据取 反后输出等。

所述写入单元 26分别连接所述第一调整单元 25及所述数据还原单元 23的输出 端， 用于将来自所述数据还原单元 23的 a*b个数据中的 al*b个数据及第一调整单元 25输出的与该 al*b个数据对应的一组第一校验数据通过第二� �据总线输出到一个内 存芯片、将来自所述数据还原单元 23的 a*b个数据中的 a2*b个数据及第一调整单元 25输出的与该 a2*b个数据对应的一组第一校验数据通过第二� �据总线输出到另一个 内存芯片。

例如， 所述写入单元 26在第二数据总线中的 DQS21输出所生成的写数据采集信 号的上升沿或下降沿通过第二数据总线中的 DQ2 [3 : 0]将来自所述数据还原单元 23 的 _{a l} * _b =4*8个数据， 例如表三中第 1至第 8列中的第 1至 4行数据以及第一调整单 元 25输出的第一组第一校验数据写入 DDR4 X4型内存芯片 31、 在第二数据总线中的 DQS22输出的所生成写数据采集信号的上升沿或� ��降沿通过第二数据总线中的 DQ2 [7 : 4]将来自所述数据还原单元 23的 a2*b=4*8个数据， 例如表一中三中第 1至第 8列中 的第 5至 8行数据以及将第一调整单元 25输出的第二组第一校验数据写入 DDR4 X4 型内存芯片 32。

本领域技术人员应该理解， 所述写入单元 26 可通过将来自第一数据总线中的 DQS1的写数据采集信号延迟来生成由第二数据� �线中的 DQS21及 22输出的写数据采 集信号， 故在此不再详述。

需要说明的是， 本领域技术人员应该理解， 所述写入单元 26可以在每接入来自 数据还原单元 23输出的 a =8个数据， 通过第二数据总线中的 DQ2 [3 : 0]将其中 al =4 个写入内存芯片 31、 通过第二数据总线中的 DQ2 [7 : 4]将剩余 a2 =4个写入内存芯片 32中， 并在第 8次通过第二数据总线中的 DQ2 [3 : 0]将来自数据还原单元 23输出的 a =8个数据中的 al =4个写入内存芯片 31、 通过第二数据总线中的 DQ2 [7 : 4]将剩余 a2 =4个写入内存芯片 32后， 再通过第二数据总线中的 DQ2 [3： 0]将第一调整单元 25 输出的第一组第一校验数据中的 4个写入内存芯片 31、 通过第二数据总线中的 DQ2

[7 : 4]将第二组第一校验数据中的 4个写入内存芯片 32， 随后再通过第二数据总线中 的 DQ2 [3： 0]将第一调整单元 25输出的第一组第一校验数据中的剩余 4个写入内存芯 片 31、 通过第二数据总线中的 DQ2 [7 : 4]将第二组第一校验数据中的剩余 4个数据写 入内存芯片 32。

综上所述， 本发明的写入电路能将内存控制器提供的一组 数据， 例如， 64个数据 以及校验数据， 分别写入不同的内存芯片中， 尤其可基于转位控制数据来与内存控制 器进行数据传输， 并将该些数据以及校验数据分别写入两个 DDR4 X4型内存芯片， 不 仅可实现与内存控制器的数据传输的低功耗， 同时也能充分利用 DDR4 X4型内存芯片 的大容量。

图 2示出了本发明一个优选实施例的将数据读出� �存芯片的读取电路示意图。其 中， 所述读取电路 4包括： 数据读取单元 41、 第二校验单元 42、 输出数据生成单元 43、 第二校验数据生成单元 44、 第二调整单元 45及输出单元 46。

所述数据读取单元 41 设有连接两个内存芯片的第三数据总线， 用于通过第三数 据总线由一个内存芯片读取 al*b个数据及对应的第一组校验数据、 由另一个内存芯 片读取 a2*b个数据及对应的第二组校验数据。

例如， 所述数据读取单元 41在时钟沿通过第三数据总线来读取内存芯片� ��数据。 优选地， 所述数据读取单元 41包括子读取单元， 用于每一次由一个内存芯片读 取 al个第二数据、 由另一个内存芯片读取 a2个第二数据后输出。

例如， 所述子读取单元根据来自第三数据总线中的 DQS3 的读数据采集信号每一 次通过第三数据总线中的 DQ3 [3: 0]由内存芯片 31读取 al=4个数据、 通过第三数据 总线中的 DQ3 [7: 4]由内存芯片 32读取 a2=4个数据， 并将该 al+a2=4+4=8个数据输 出， 由此， 所述子读取单元经过 10次读取并将数据输出， 累积输出来自内存芯片 31 的 _a l*b=4*8个数据及 al*2=4*2个第一组校验数据、来自内存芯片 32的 a2*b=4*8个 数据及 a2*2=4*2个第二组校验数据。 优选地， 所述子读取单元将 b+1次与 b+2次通 过第三数据总线中的 DQ3 [3: 0]读取的数据作为第一组校验数据， 将 b+1次与 b+2次 通过第三数据总线中的 DQ3 [7: 4]读取的数据作为第二组校验数据。 例如， 如表四所 示， 第 1至第 8列数据分别为所述子读取单元第 1至第 8次通过第三数据总线中的 DQ3 [3 _: 0]读取内存芯片 31的 al*b=4*8个数据， 第 9与第 10列为所述子读取单元第 9次与第 10次通过第三数据总线中的 DQ3 [3： 0]读取内存芯片 31的第一组校验数据； 在表五所示的数据中， 第 1至第 8列数据分别为所述子读取单元第 1至第 8次通过第 三数据总线中的 DQ3 [7： 4]读取内存芯片 32的 a2*b=4*8个数据， 第 9与第 10列为 所述子读取单元第 9次与第 10次通过第三数据总线中的 DQ3 [7： 4]读取内存芯片 32 的第二组校验数据：

表四:

表五:

此外， 需要说明的是， 所述数据读取单元 41 读取数据的方式并非以所示为限。 更优选地， 所述数据读取单元 41可包括第二时序校正电路， 用于根据来自第三 数据总线的读数据采集信号校正时序以便通过 第三数据总线准确读取数据。 例如， 第 二时序校正电路根据来自第三数据总线中的 DQS3的读数据采集信号来校正时序等。

需要说明的是， 本领域技术人员根据上述描述， 应该理解第二时序校正电路的电 路结构， 故在此不再详述。

所述第二校验单元 42连接数据读取单元 41的输出端， 用于根据第一组校验数据 来校验来自数据读取单元 41的 al*b个数据是否出错、 以及根据第二组校验数据来校 验来自数据读取单元 41的 a2*b个数据是否出错， 以输出 al*b+a2*b个数据是否出错 的第二校验结果。

其中， 所述第二校验单元 42的电路结构基于前述图 1所示的写入电路 2包含的 第一校验数据生成电路来确定。 例如， 写入电路 2的第一校验数据生成单元 24采用 循环冗余 （CRC) 校验法来生成第一组第一校验数据与第二组第 一校验数据， 则所述 第二校验单元 42也采用 CRC校验法来进行校验。 优选地， 所述第二校验单元 42可包 括： 第二生成电路及第二比较电路。

所述第二生成电路用于分别根据来自数据读取 单元 41 的 al*b个数据以及 a2*b 个数据， 来分别生成第一组第二待比较校验数据与第二 组第二待比较校验数据。

例如， 来自数据读取单元 41的 al*b=4*8个数据以及 a2*b=4*8个数据分别如表 四及表五所示， 所述第二生成电路根据来自数据读取单元 41的如表四所示 al*b=4*8 个数据生成第一组第二待比较校验数据 NewCRC[10]，、 NewCRC[l l]' 、 NewCRC[12]' 、 NewCRC[13]' 、 NewCRC[14]' 、 NewCRC[15]\ NewCRC[16]' 、 NewCRC[17]' , 根据来自数据读取单元 41的如表五所示 a2*b=4*8个数据生成第二组 第二待比较校验数据 NewCRC[20]'、NewCRC[21]' NewCRC[22]' 、 NewCRC[23] ]'、 NewCRC[24]' 、 NewCRC[25] \ NewCRC[26]' 、 NewCRC[27]O

优选地，所述第二生成电路可包括 2个生成循环冗余校验数据的生成电路，其中� �

1个生成电路包括逻辑关系式如式四的组合� �辑电路， 另 1个生成电路包括逻辑关系 /:/:/ O-608/-onosi>l£ 9s/-0020iAV

L L L L L0。】 <9。】 <。】 <8。】 <n。】 <。】

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< ΐ < ΐ< ΐ ΐ < 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ [D62'] ^Λ

[D61'] ^A [D58' ^A [D57'] ^A [D55'] [D50'] [D48'] 、 [D46'] ^Λ

[D45'] ^A [D43' ^A [D41'] ^A [D39'] [D35'] [D34'] 、[D33'];

NewCRC[24] '= 1 ^Λ 1 ^Λ 1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ^Λ 1 ^Λ 1 1 1

1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ [D63'] ^Λ

[D62'] ^Λ [D59' ^Λ [D58'] ^Λ [D56'] [D51'] [D49'] [D47']

[D46'] ^Λ [D44' ^Λ [D42'] ^Λ [D40'] [D36'] [D35'] [D34'];

NewCRC[25] '=1 ^Λ 1 ^Λ 1 ^Λ 1' 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ^Λ 1 ^Λ 1 1 1

1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ [D63'] ^Λ

[D60'] ^Λ [D59' ^Λ [D57'] ^Λ [D52'] [D50'] [D48'] [D47']

[D45'] ^A [D43' ^A [D41'] ^A [D37'] [D36'] [D35'];

NewCRC[26] '= 1 ^Λ 1 ^Λ 1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ^Λ 1 ^Λ 1 1 1

1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ 1 ^Λ [D61] ^Λ

[D60'] ^Λ [D58' ^A [D53'] ^A [D51'] [D49'] [D48'] ^Λ [D46']

[D44'] ^Λ [D42' ^Λ [D38'] ^Λ [D37'] [D36'];

NewCRC[27] '= 1 ^Λ 1 ^Λ 1 ^Λ 1 ' 1 ^Λ 1 ^Λ 1 ^Λ

1 ^Λ 1 ^Λ 1 ^Λ 1 1 1

1 ^Λ 1 ^Λ 1 ^Λ 1 1 ^Λ [D62'] ^Λ

[D61'] ^A [D59' [D54'] ^Λ [D52'] [D50'] [D49'] ^Λ [D47']

[D45'] ^A [D43' [D39'] ^Λ [D38'] [D37']; 所述第二比较电路连接第二生成电路的输出端 ， 用于将第一组第二待比较校验数 据与数据读取单元 41输出的第一组校验数据进行比较、 将第二组第二待比较校验数 据与数据读取单元输出的第二组校验数据进行 比较以输出 al*b+a2*b个数据是否出错 的第二校验结果。

例如， 所述第二比较电路用于将第一组第二待比较校 验数据 NewCRC[10]'、 NewCRC[ll]' 、 NewCRC[12]' 、 NewCRC[13]' 、 NewCRC[14]' 、 NewCRC[15]' 、 NewCRC[16]' 、 NewCRC[17] '与数据读取单元 41 第 9 次输出的第一组校验数据 NewCRC[10]" 、 NewCRC[ll]" 、 NewCRC[12]" 、 NewCRC[13]" 、 及第 10次输出 的第一组校验数据 NewCRC[14]" 、 NewCRC[15] "、 NewCRC[16]" 、 NewCRC[17]" 进行比较、 将第二组第二待比较校验数据 NewCRC[20]'、 NewCRC[21]' 、 NewCRC[22]' 、 NewCRC[23]' 、 NewCRC[24]' 、 NewCRC[25]\ NewCRC[26]' 、 NewCRC[27] ' 与数据读取单元 41第 9次输出的第二组校验数据 NewCRC[20]" 、 NewCRC[21]" 、 NewCRC[22]" 、 NewCRC[23]" 、及第 10次输出的第二组校验数据 NewCRC[24]" 、 NewCRC[25]"、 NewCRC[26]" 、 NewCRC[27] "进行比较， 来获得 第二组的比较结果。

优选地， 所述第二比较电路包括 16个 2输入的同或门电路及 16输入的逻辑与门 电路。其中，第 1个 2输入的同或门电路接入第一组第二待比较校� �数据 NewCRC[10]' 与数据读取单元 41输出的第一组校验数据 NewCRC[10]"， 第 2个 2输入的同或门 电路接入第二待比较校验数据 NewCRC[l l]'与数据读取单元 41输出的第一组校验数 据 NewCRC[l l]"， 第 3个 2输入的同或门电路接入第二待比较校验数据 NewCRC[12]' 与数据读取单元 41输出的第一组校验数据 NewCRC[12]"， 第 4个 2输入的同或门 电路接入第二待比较校验数据 NewCRC[13]'与数据读取单元 41输出的第一组校验数 据 NewCRC[13]"， 第 5个 2输入的同或门电路接入第二待比较校验数据 NewCRC[14]' 与数据读取单元 41输出的第一组校验数据 NewCRC[14]"， 第 6个 2输入的同或门 电路接入第二待比较校验数据 NewCRC[15]'与数据读取单元 41输出的第一组校验数 据 NewCRC[15]"， 第 7个 2输入的同或门电路接入第二待比较校验数据 NewCRC[16]' 与数据读取单元 41输出的第一组校验数据 NewCRC[16]"， 第 8个 2输入的同或门 电路接入第二待比较校验数据 NewCRC[17]'与数据读取单元 41输出的第一组校验数 据 NewCRC[17]"， 第 9 个 2 输入的同或门电路接入第二组第二待比较校验 数据 NewCRC[20]'与数据读取单元 41输出的第二组校验数据 NewCRC[20]"， 第 10个 2 输入的同或门电路接入第二待比较校验数据 NewCRC[21]'与数据读取单元 41输出的 第一组校验数据 NewCRC[21]"， 第 11个 2输入的同或门电路接入第二待比较校验 数据 NewCRC[22]'与数据读取单元 41输出的第一组校验数据 NewCRC[22]"， 第 12 个 2输入的同或门电路接入第二待比较校验数据 NewCRC[23]'与数据读取单元 41输 出的第一组校验数据 NewCRC[23]"， 第 13个 2输入的同或门电路接入第二待比较 校验数据 NewCRC[24]'与数据读取单元 41输出的第一组校验数据 NewCRC[24]"， 第 14个 2输入的同或门电路接入第二待比较校验数据 NewCRC[25]'与数据读取单元 41 输出的第一组校验数据 NewCRC[25]"， 第 15个 2输入的同或门电路接入第二待比 较校验数据 NewCRC[26]'与数据读取单元 41输出的第一组校验数据 NewCRC[26]"， 第 16个 2输入的同或门电路接入第二待比较校验数据 NewCRC [27]， 与数据读取单元 41输出的第二组校验数据 NewCRC [27] "， 16个 2输入同或门电路的输出端分别连接 16输入的逻辑与门电路的 1个输入端， 由此， 当第一组第二待比较校验数据中有至少 一者与数据读取单元 41输出的第一组校验数据中的对应的校验数据� ��同， 则对应的 同或门电路输出第一组数据出错的比较结果" 0 "， 否则， 8个同或门均输出第一组数 据正确的比较结果 " 1 "; 而当第二组第二待比较校验数据中有至少一者 与数据读取单 元 41输出的第二组校验数据中的对应的校验数据� ��同， 则对应的同或门电路输出第 二组数据出错的比较结果" 0 "， 否则， 8个同或门均输出第二组数据正确的比较结果 " 1 "， 则当 16个 2输入同或门电路均输出数据 " 1 "， 则所述 16输入的逻辑与门电路 输出数据正确的第二校验结果 " 1 "， 否则， 输出数据错误的第二校验结果 " 0 "。

需要说明的是， 本领域技术人员应该理解， 上述所示的第二比较电路仅仅只是列 示， 而非对本发明的限制， 例如， 第二比较电路也可包含 8个 2输入同或门电路、 8 个逻辑关系式为^ S3C3 + ¾:3的第四组合逻辑电路， 其中， 8个 2输入的同或门 用于比较第一待校验数据与来自数据读取单元 41输出的第一组校验数据， 每一个第 四组合逻辑电路的 C3为来自该 8个 2输入的同或门中的 1个所输出的数据， 3为第 二组待校验数据中的 1个， 53为来自数据读取单元 41输出的第二组校验数据中与 3 对应的 1个。

所述输出数据生成单元 43连接数据读取单元的输出端 41， 用于确定来自数据读 取单元 41的 a*b个数据中每 a个数据所对应的第二转位控制数据， 并当所确定的第 二转位控制数据为第一数值时，将该个第二转 位控制数据对应的 a个数据取反后输出， 否则直接将该 a个数据输出， 并将每 a个数据对应的第二转位控制数据输出， 其中， 。

其中， 确定每 a个数据所对应的第二转位控制数据的方式为� � 当 a个数据中数据 为 " 1 " 的数据个数大于或等于 a的一半， 则确定该 a个数据所对应的第二转位控制 数据为第二数值，例如" 1 "，否则该 a个数据所对应的第二转位控制数据为第一数� �， 例如 "0 "。

优选地， 所述输出数据生成单元 43包括累加器、 比较电路以及 a个逻辑关系为 ^ + ^4333的第五组合逻辑电路等。其中， 累加器用于将所述数据读取单元 41每输 出一次来自内存芯片 31的 al (例如 al=4)个数据与来自内存芯片 32的 a2(例如 a2=4) 个数据相加， 该累加器的输出端连接比较电路， 该比较电路用于将累加器输出的数据 和与二进制数 100 (即 （al+a2) /2= (4+4) /2=4)进行比较， 当累加器输出的数据大 于或等于二进制 100， 则比较电路输出与该 al+a2=4+4=8个数据对应的第二转位控制 数据 （等于第二数值 "1")， 否则输出与该个 al+a2=8个数据对应的第二转位控制数 据 （等于第一数值 " 0"); 所述 8个第五组合逻辑电路中， 每一个中的 3为比较电路 输出的第二转位控制数据， ³ 分别为所述数据读取单元 41输出的与第二转位控制数 据（即 3 )对应的 al+a2=8个数据中的一个，例如，第 1个第五组合逻辑电路的 53为 来自数据读取单元 41输出 8个数据 DO' 、 Dl' 、 D2' 、 D3' 、 D4' 、 D5' 、 D6' 、 D7' 中的 DO' ， 第 2个第五组合逻辑电路的 53为 D1' ， 第 3个第五组合逻辑电路的 3为 D2' ，第 4个第五组合逻辑电路的 53为 D3' ，第 5个第五组合逻辑电路的 53为 D4' ，第 6个第五组合逻辑电路的 53为 D5' ，第 7个第五组合逻辑电路的 53为 D6' ， 第 8个第五组合逻辑电路的 53为 D7' ， 由此， 当第二转位控制数据为第一数值" 0"， 即 3=0，所述 8个第五组合逻辑电路输出为 ^ + 3 3 =5，也就是输出数据 DO' 、

Dl' 、 D2' 、 D3' 、 D4' 、 D5' 、 D6' 、 D7' 的反数据^、 Dl D2 D3 ΊΜ

D5 D6 Έ ', 否则 3=1， 所述 8个第五组合逻辑电路输出为 333 + ^353 =53， 也就是输出数据 DO' 、 Dl' 、 D2' 、 D3' 、 D4' 、 D5' 、 D6' 、 D7' ， 由此经过 b=8 次操作后， 所述输出数据生成单元 43可累计输出 a*b=al*b+a2*b=4*8+4*8=8*8个数 据以及每 a =8个数据所对应的第二转位控制数据。 例如， 所述输出数据生成单元 43 累计输出的 a*b=8*8个数据及每 a =8个数据所对应的第二转位控制数据分别如表� �� 及表七所示， 其中， 第 1至第 8个第二转位控制数据分别与表六中的第 1至第 8列中 的 8个数据对应：

表六：

表七:

所述第二校验数据生成单元 44连接输出数据生成单元 43的输出端， 用于根据来 自输出数据生成单元 43的 a*b个数据及 b个第二转位控制数据来生成第二校验数据。

其中， 所述第二校验数据生成单元 44 的电路结构根据所述读取电路与所连接的 外部设备之间的通讯协议来确定。

例如， 与所述读取电路连接的外部设备为内存控制器 ， 优选地， 所述第二校验数 据生成单元 44包括生成循环冗余校验数据的生成电路。

例如， 所述第二校验数据生成单元 44包含的生成电路根据输出数据生成单元 43 的输出的 a*b=8*8个数据， 例如如表六所示的 8*8个数据及表七所示的 b =8个第二 转位控制数据， 来生成第二校验数据 CRC0'、 CRC1 ' 、 CRC2' 、 CRC3 ' 、 CRC4' 、 CRC5 ' 、 CRC6'、 CRC7'， 优选地， 该生成电路包括逻辑关系式如式六的组合逻辑 电 路：

式六：

CRC0' [D69"] ^Λ [D68"] ^Λ [D67"] ^Λ [D66"] ^Λ [D64"] ^Λ [D63"] ^Λ [D60"] ^Λ

[D56"] ^Λ [D54"] ^Λ [D53"] ^Λ [D52"] ^Λ [D50"] ^Λ [D49"] ^Λ [D48"] ^Λ

[D45"] ^Λ [D43"] ^Λ [D40"] ^Λ [D39"] ^Λ [D35"] ^Λ [D34"] ^Λ [D31 "] ^Λ

[D30"] ^Λ [D28"] ^Λ [D23"] ^Λ [D21"] ^Λ [D19"] ^Λ [D18"] ^Λ [D16"] ^Λ

[D14"] ^Λ [D12"] ^Λ [D8"] ^Λ [D7"] ^Λ [D6"] ^Λ [DO"]；

CRC1 ' [D70"] ^Λ [D66"] ^Λ [D65"] ^Λ [D63"] ^Λ [D61 "] ^Λ [D60"] ^Λ [D57"] ^Λ

[D56"] ^Λ [D55"] ^Λ [D52"] ^Λ [D51"] ^Λ [D48"] ^Λ [D46"] ^Λ [D45"] ^Λ

[D44"] ^Λ [D43"] ^Λ [D41 "] ^Λ [D39"] ^Λ [D36"] ^Λ [D34"] ^Λ [D32"] ^Λ

[D30"] ^Λ [D29"] ^Λ [D28"] ^Λ [D24"] ^Λ [D23"] ^Λ [D22"] ^Λ [D21 "] ^Λ

[D20"] ^Λ [D18"] ^Λ [D17"] ^Λ [D16"] ^Λ [D15"] ^Λ [D14"] ^Λ [D13"] ^Λ

[D12"] ^Λ [D9"] ^Λ [D6"] ^Λ [D1 "] ^Λ [DO"];

CRC2' [D71 "] ^Λ [D69"] ^Λ [D68"] ^Λ [D63"] ^Λ [D62"] ^Λ [D61"] ^Λ [D60"] ^Λ

[D58"] ^Λ [D57"] ^Λ [D54"] ^Λ [D50"] ^Λ [D48"] ^Λ [D47"] ^Λ [D46"] ^Λ

[D44"] ^Λ [D43"] ^Λ [D42"] ^Λ [D39"] ^Λ [D37"] ^Λ [D34"] ^Λ [D33"] ^Λ

[D29"] ^Λ [D28"] ^Λ [D25"] ^Λ [D24"] ^Λ [D22"] ^Λ [D17"] ^Λ [D15"] ^Λ

[D13"] ^Λ [D12"] ^Λ [D10"] ^Λ [D8"] ^Λ [D6"] ^Λ [D2"] ^Λ [D1 "] ^Λ [DO"]; CRC3' = [D70"] ^Λ [D69"] ^Λ [D64"] ^Λ [D63"] ^Λ [D62"] ^Λ [D61"] ^Λ [D59"] ^Λ

[D58"] ^Λ [D55"] ^Λ [D51 "] ^Λ [D49"] ^Λ [D48"] ^Λ [D47"] ^Λ [D45"] ^Λ

[D44"] ^Λ [D43"] ^Λ [D40"] ^Λ [D38"] ^Λ [D35"] ^Λ [D34"] ^Λ [D30"] ^Λ

[D29"] ^Λ [D26"] ^Λ [D25"] ^Λ [D23"] ^Λ [D18"] ^Λ [D16"] ^Λ [D14"] ^Λ

[D13"] ^Λ [D11"] ^Λ [D9"] ^Λ [D7"] ^Λ [D3"] ^Λ [D2"] ^Λ [D1"];

CRC4' = [D71"] ^Λ [D70"] ^Λ [D65"] ^Λ [D64"] ^Λ [D63"] ^Λ [D62"] ^Λ [D60"] ^Λ

[D59"] ^Λ [D56"] ^Λ [D52"] ^Λ [D50"] ^Λ [D49"] ^Λ [D48"] ^Λ [D46"] ^Λ

[D45"] ^Λ [D44"] ^Λ [D41 "] ^Λ [D39"] ^Λ [D36"] ^Λ [D35"] ^Λ [D31 "] ^Λ

[D30"] ^Λ [D27"] ^Λ [D26"] ^Λ [D24"] ^Λ [D19"] ^Λ [D17"] ^Λ [D15"] ^Λ

[D14"] ^Λ [D12"] ^Λ [D10"] ^Λ [D8"] ^Λ [D4"] ^Λ [D3"] ^Λ [D2"];

CRC5' = [D71"] ^Λ [D66"] ^Λ [D65"] ^Λ [D64"] ^Λ [D63"] ^Λ [D61"] ^Λ [D60"] ^Λ

[D57"] ^Λ [D53"] ^Λ [D51 "] ^Λ [D50"] ^Λ [D49"] ^Λ [D47"] [D46'

[D45"] ^Λ [D42"] ^Λ [D40"] ^Λ [D37"] ^Λ [D36"] ^Λ [D32"] [D31 '

[D28"] ^Λ [D27"] ^Λ [D25"] ^Λ [D20"] ^Λ [D18"] ^Λ [D16"] [D15'

[D13"] ^Λ [D11"] ^Λ [D9"] ^Λ [D5"] ^Λ [D4"] ^Λ [D3"];

CRC6' = [D67"] ^Λ [D66"] ^Λ [D65"] ^Λ [D64"] ^Λ [D62"] ^Λ [D61"] ^Λ [D58"] ^Λ

[D54"] ^Λ [D52"] ^Λ [D51 "] ^Λ [D50"] ^Λ [D48"] ^Λ [D47"] ^Λ [D46"] ^Λ

[D43"] ^Λ [D41"] ^Λ [D38"] ^Λ [D37"] ^Λ [D33"] ^Λ [D32"] ^Λ [D29"] ^Λ

[D28"] ^Λ [D26"] ^Λ [D21 "] ^Λ [D19"] ^Λ [D17"] ^Λ [D16"] ^Λ [D14"] ^Λ

[D12"] ^Λ [D10"] ^Λ [D6"] ^Λ [D5"] ^Λ [D4"];

CRC7' = [D68"] ^Λ [D67"] ^Λ [D66"] ^Λ [D65"] ^Λ [D63"] ^Λ [D62"] ^Λ [D59"] ^Λ

[D55"] ^Λ [D53"] ^Λ [D52"] ^Λ [D51"] ^Λ [D49"] ^Λ [D48"] ^Λ [D47"] ^Λ

[D44"] ^Λ [D42"] ^Λ [D39"] ^Λ [D38"] ^Λ [D34"] ^Λ [D33"] ^Λ [D30"] ^Λ

[D29"] ^Λ [D27"] ^Λ [D22"] ^Λ [D20"] ^Λ [D18"] ^Λ [D17"] ^Λ [D15"] ^Λ

[D13"] ^Λ [D11"] ^Λ [D7"] ^Λ [D6"] ^Λ [D5"]。

所述第二调整单元 45连接第二校验数据生成单元 44与第二校验单元 42的输出 端， 用于当第二校验单元输出数据错误的第二校验 结果时调整所述第二校验数据后输 出， 否则直接输出第二校验数据。

例如， 所述第二调整单元 45用于当第二校验单元输出数据错误的第二校� ��结果 时调整所述第二校验数据生成单元 44输出的第二校验数据 CRC0'、 CRC1 ' 、CRC2' 、 CRC3 ' 、 CRC4' 、 CRC5' 、 CRC6'、 CRC7'。 优选地， 所述第二调整单元 45包括一个逻辑关系式为 ^ + 4S4的第六组合 逻辑电路， 其中， 4为第二校验单元输出的数据， 54表示第二校验数据生成单元 44 输出的第二校验数据 CRC0'、 CRC1' 、 CRC2' 、 CRC3' 、 CRC4' 、 CRC5' 、 CRC6 '、 CRC7'中的一者， 例如， 数据 CRC4' ， 由此， 当所述第二校验单元 42输出数据错误 的第二校验结果， 即 4 = "0"， 则第六组合逻辑电路输出:^ = ， 即所述第二 调整单元 45将第二校验数据 CRC0'、 CRC1' 、 CRC2' 、 CRC3' 、 CRC5' 、 CRC6'、 CRC7' 不做处理直接输出， 仅将 CRC4'取反后输出； 而当所述第二校验单元 42输出 数据正确的第二校验结果， 即 4 = "1"， 则所述第二调整单元 45输出的就是第二 校验数据 CRC0'、 CRC1' 、 CRC2' 、 CRC3' 、 CRC4' 、 CRC5' 、 CRC6'、 CRC7'。

需要说明的是， 所述第二调整单元 45 的结构并非以上所述为限， 事实上， 所述 第二调整单元 45也可包括多个逻辑关系式为 ^¾ + ^^4的组合逻辑电路， 用于当 第二校验单元输出数据错误的第二校验结果时 ， 将所述第二校验数据生成单元 44输 出的第二校验数据 CRC0' 、 CRC1' 、CRC2' 、 CRC3' 、 CRC4' 、 CRC5' 、 CRC6' 、 CRC7' 中的多个取反后输出。

所述输出单元 46分别连接输出数据生成单元 43与第二调整单元 45的输出端， 用于通过第四数据总线输出来自输出数据生成 单元 43的 a*b个数据与来自所述第二 调整单元的第二校验数据以及 a个数据 1， 其中， 每一次输出 a个数据时， 通过第二 数据转位控制线输出与该 a个数据对应的第二转位控制数据。

例如， 所述输出单元 46在第四数据总线中的 DQS4输出所生成的读数据采集信号 的上升延和下降沿， 通过第四数据总线中的 DQ4[7: 0]每一次输出来自输出数据生成 单元 43的 a=8个数据， 以累计输出 a*b=8*8个数据， 例如， 如上述表六中所示的第 1 至第 8列数据至内存控制器 1， 同时在输出第 1列数据、 第 2列、 ……第 8列数据的 同时， 分别将表七中的第 1个第二转位控制数据、 第 2个第二转位控制数据、 ……第 8个第二转位控制数据由数据转位控制线输出� � 随后再通过第四数据总线输出来自第 二调整单元 45的 8个第二校验数据至内存控制器 1，同时使第二数据转位控制线输出 数据 "1" ； 随后再使第四数据总线中的 DQ4[7: 0]输出 8个数据 "1"至内存控制器 1， 同时使第二数据转位控制线输出数据 "1"。

本领域技术人员应该理解， 所述输出单元 46 可通过将来自第三数据总线中的 DQS3 的读数据采集信号延迟来生成由第四数据总线 中的 DQS4 输出的读数据采集信 号， 故在此不再详述。 综上所述， 本发明的读取电路能将多个内存芯片中的数据 整合为一组数据， 输出 至内存控制器， 尤其可将两个 DDR4 X4型内存芯片所存储的 32个数据， 整合为 64个 数据后， 基于转位控制数据来将该 64个数据输出给内存控制器， 由此， 该读取电路 可实现以低功耗方式将读取的数据输出给内存 控制器。

图 3为本发明的一个优选实施例的内存缓冲器示� �图。 其中， 所述内存缓冲器包 括： 写入电路、 读取电路及控制电路 （图未示）， 其中， 所述写入电路包含的第一数 据总线与所述读取电路包含的第四数据总线相 连接， 所述写入电路包含的第二数据总 线与所述读取电路包含的第三数据总线相连接 ， 所述写入电路包含的第一数据转位控 制线 （图未示） 与所述读取电路包含的第二数据转位控制线 （图未示） 相连接， 所述 控制电路设有控制信号总线 （图未示）， 用于根据接收的控制信号来控制所述写入电 路及读取电路。

当所述控制电路通过控制信号总线接收到写数 据指令时， 控制所述写入电路执行 操作， 当所述控制电路通过控制信号总线接收到读数 据指令时， 控制所述读取电路执 行操作。

需要说明的是， 本领域技术人员根据上述说明， 应能理解控制电路的电路结构， 故在此不再详述。 此外， 为简化图示， 第一数据总线中的 DQS1、 第二数据总线中的 DQS2、 第三数据总线中的 DQS3、 及第四数据总线中的 DQS4均未示出。

所述写入电路如图 1所示的写入电路 2， 所述读取电路如图 2所示的读取电路 4， 故在此不再详述。

优选地， 所述内存芯片 31及 32均为 DDR4 X4型内存芯片。

所述内存缓冲器将数据写入内存芯片的过程如 下：

例如， 当控制电路接收到写数据指令后， 控制写入电路开始执行操作； 当内存控 制器 1将 64个数据及 8个校验数据以及 8个数据 " 1 "通过第一数据总线输入所述内 存缓冲器后， 该内存缓冲器的写入电路的数据采集单元根据 写数据采集信号采集来自 第一数据总线的数据及来自第一转位控制线的 第一转位控制数据， 随后写入电路的第 一校验单元根据来自数据采集单元的 8个校验数据对来自数据采集单元的 64个数据 及 8个第一转位控制数据进行校验， 写入电路的数据还原单元基于来自数据采集单 元 的第一转位控制数据来确定是将相应的 8个数据取反后输出还是直接输出， 接着， 写 入电路的第一校验数据生成电路分别根据数据 还原单元输出的 64个数据中 32个数据 来生成两组第一校验数据， 而后写入电路的第一调整单元根据第一校验单 元输出的数 据正确与否的第一校验结果来确定是否调整所 生成的两组第一校验数据， 最后写入电 路的写入单元将一组 32个数据及该组 32个数据对应的第一校验数据写入所述内存芯 片 31， 将另一组 32个数据及该组 32个数据对应的第一校验数据写入所述内存芯� �� 32中。

所述内存缓冲器将内存芯片中的数据读出的过 程如下：

例如， 当所述内存缓冲器的控制电路接收到读数据指 令后， 控制电路控制读取电 路开始执行操作， 即读取电路分别由所述内存芯片 31读取 32个数据及第一组校验数 据， 由内存芯片 32中读取 32个数据及第二组校验数据， 随后读取电路的第二校验单 元分别基于第一组校验数据及第二组校验数据 对来自内存芯片 31的 32个数据与来自 内存芯片 32的 32个数据分别校验， 而读取电路的输出数据生成单元根据来自内存 芯 片 31的 32个数据与来自内存芯片 32的 32个数据， 即 32+32=64个数据， 来确定该 64个数据中每 8个数据各自所对应的第二转位控制数据，并� �于所确定的每一个第二 转位控制数据来确定是否将该个第二转位控制 数据对应的 8个数据取反输出， 还是直 接输出， 而读取电路再基于输出数据生成单元输出的 64个数据与 8个转位控制数据 来生成第二校验数据， 读取电路的第二调整单元再基于第二校验单元 输出的数据正确 与否的第二校验结果来调整该第二校验数据， 最后， 读取电路的输出单元输出来自输 出数据生成单元的 64个数据、 来自第二调整单元的第二校验数据以及 8个数据 " 1 "， 并在每输出 8个数据时通过第一数据转位控制线输出该 8个数据对应的第二转位控制 数据， 在将第二调整单元输出的第二校验数据通过第 四数据总线输出至内存控制器 1 时， 通过第一数据转位控制线输出该 8个数据对应的第二转位控制数据 " 1 "， 使第四 数据总线输出 8个数据 " 1 "输出至内存控制器 1的同时， 使第一数据转位控制线输 出该 8个数据对应的第二转位控制数据 " 1 "。

综上所述，本发明的内存缓冲器能将基于转位 控制数据输入的数据，写入 DDR4 X4 型内存芯片中， 也能将以 DDR4 X4型内存芯片的数据， 基于转位控制数据输出至内存 控制器， 由此， 本发明的内存缓冲器可以与内存控制器以低功 耗方式传输数据， 同时 还可利用 DDR4 X4型内存芯片的大容量的优点。

图 4所示为本发明的一个优选实施例的内存条示� �图。 其中， 所述内存条包括： 内存缓冲器及至少两个内存芯片， 其中， 所述内存缓冲器包括的第二数据总线与所述 至少两个内存芯片连接。

所述内存缓冲器与图 3所示的内存缓冲器相同或相似， 在此不再详述。

例如， 如图 4所示， 所述内存缓冲器的第一数据总线中的 DQS1及 DQ、 第一数据 转位控制线及控制信号总线分别与内存控制器 连接， 以便由内存控制器获取数据或将 数据输出至内存控制器， 所述内存缓冲器的第二数据总线中的 DQS22及 DQ2 [7 : 4]连 接内存芯片 32、第二数据总线中的 DQS21及 DQ2 [3 : 0]连接内存芯片 31， 以便对内存 芯片 31及内存芯片 32的数据进行读或写操作。

优选地， 所述内存缓冲器基于转位控制数据来与内存控 制器传输数据， 所述内存 芯片 31与 32为 DDR4 X4型内存芯片。

需要说明的是， 本领域技术人员应该理解， 上述内存条仅仅只是列示， 而非对本 发明的限定， 事实上， 所述内存条包含的内存芯片的数量及内存芯片 的型号并非以图 示为限。

上述实施例仅列示性说明本发明的原理及功效 ， 而非用于限制本发明。 任何熟悉 此项技术的人员均可在不违背本发明的精神及 范围下，对上述实施例进行修改。因此， 本发明的权利保护范围， 应如权利要求书所列。