Title:
ビア材料選択および処理
Document Type and Number:
Japanese Patent JP2017516305
Kind Code:
A
Abstract:
半導体インターコネクトおよび半導体インターコネクトを形成するための方法。インターコネクトが、第１の導電性インターコネクト層と第１のミドルオブライン（ＭＯＬ）インターコネクト層との間の第１の導電性材料の第１のビアを含むことができる。第１のＭＯＬインターコネクト層は第１のレベルにある。第１のビアはシングルダマシンプロセスで製造される。そのような半導体インターコネクトは、第１の導電性インターコネクト層と第２のＭＯＬインターコネクト層との間の第２の導電性材料の第２のビアも含む。第２のＭＯＬインターコネクト層は第２のレベルにある。第２のビアはデュアルダマシンプロセスで製造される。第１の導電性材料は第２の導電性材料とは異なる。
Inventors:
John The Enphones
Jeffrey Junhao Shu
Stanley Suntul Son
Khan Lim
Jonze Wan
Jeffrey Junhao Shu
Stanley Suntul Son
Khan Lim
Jonze Wan
Application Number:
JP2016565680A
Publication Date:
June 15, 2017
Filing Date:
April 02, 2015
Export Citation:
Assignee:
Qualcomm, Inc.
International Classes:
H01L21/768; H01L21/28
Domestic Patent References:
| JP2000100975A | 2000-04-07 | |||
| JP2010087350A | 2010-04-15 | |||
| JPH06283613A | 1994-10-07 | |||
| JP2002319625A | 2002-10-31 |
Foreign References:
| WO2004061947A1 | 2004-07-22 |
Attorney, Agent or Firm:
Yasuhiko Murayama
Kuroda Shinpei
Kuroda Shinpei