Title:
レイアウト設計システム及びレイアウト設計方法
Document Type and Number:
Japanese Patent JPWO2018234945
Kind Code:
A1
Abstract:
短時間で、デザインルールを満たしつつ面積の小さいレイアウト設計を行う。処理部を有し、処理部には、回路図と、レイアウト設計情報と、が入力され、処理部は、回路図と、レイアウト設計情報とから、Ｑ学習を行うことでレイアウトデータを生成する機能を有し、処理部は、レイアウトデータを出力する機能を有し、処理部は、第１のニューラルネットワークを有し、第１のニューラルネットワークは、Ｑ学習において行動価値関数を推定する、レイアウト設計システム。
Inventors:
Naoaki Tsutsui
Yusuke Yukimura
Yuji Iwaki
Shunpei Yamazaki
Yusuke Yukimura
Yuji Iwaki
Shunpei Yamazaki
Application Number:
JP2019524545A
Publication Date:
June 18, 2020
Filing Date:
June 14, 2018
Export Citation:
Assignee:
Semiconductor Energy Laboratory Co., Ltd.
International Classes:
G06F30/392; G06F30/27; H01L21/82
Domestic Patent References:
| JP2015148926A | 2015-08-20 | |||
| JP2017080016A | 2017-05-18 |
Other References:
回路・実装設計技術委員会: "システムJisso-CAD/CAEの課題と展望", エレクトロニクス実装学会誌, vol. 20巻 1号, JPN7022004082, 3 April 2017 (2017-04-03), JP, pages 7 - 10, ISSN: 0004861741