Title:
構成可能なイン・メモリ・コンピューティング・エンジン、プラットフォーム、ビット・セル、及びそのためのレイアウト
Document Type and Number:
Japanese Patent JP2021527886
Kind Code:
A
Abstract:
様々な実施例は、プログラミング可能又は事前にプログラミングされたイン・メモリ・コンピューティング動作を提供するためのシステム、方法、アーキテクチャ、機構又は装置を含む。イン・メモリ・コンピューティング・アーキテクチャは、超並列のビット単位の入力信号、複数のＣＩＭチャンネル出力信号を形成するために受信データ・ワードのシーケンスを再シェーピングし、それによってマルチ・ビットの出力ワードのシーケンスを供給し、それによってマルチ・ビットの出力ワードのシーケンスを供給するように構成される再シェーピング・バッファと、ＣＩＭアレイに、シングル・ビットの内部回路と信号とを使用して入力信号及び蓄積信号に対してマルチ・ビット・コンピューティング動作を実行させるように構成される制御回路と、マルチ・ビットの出力ワードのシーケンスをコンピューティング結果として供給するように構成されるニア・メモリ・コンピューティング・パスとを備える。
Inventors:
Vama, Naven
Valavi, Hussein
Jia, Honggang
Valavi, Hussein
Jia, Honggang
Application Number:
JP2020570472A
Publication Date:
October 14, 2021
Filing Date:
June 18, 2019
Export Citation:
Assignee:
The Trustees of Princeton University
International Classes:
G06G7/60; G06F17/16; H01L21/8244; H01L27/11
Foreign References:
| US20050125477A1 | 2005-06-09 | |||
| WO2015001697A1 | 2015-01-08 |
Attorney, Agent or Firm:
Asamura patent office