スレッドの実行順序を維持する同期デジタル回路を生成する言語およびコンパイラ

Japanese Patent JP2022518209

A

マルチスレッドプログラミング言語およびコンパイラは、同じ数のステージを有するコードパスを有するパイプラインを生成することにより、スレッドの実行順序を維持する同期デジタル回路を生成する。コンパイラは、ステージ数が少ないコードパスに追加のステージを追加することにより、パイプライン内の関連するコードパスのバランスをとる。設計により、スレッドの実行を並べ替えることができるプログラミング構築は、プログラミング構築に入った順序でスレッドを解放する並べ替えブロック構築に配置され得る。先入れ先出し（ＦＩＦＯ）キューは、パイプライン間でローカル変数を渡す。ローカル変数は、プッシュされた順序でＦＩＦＯからポップされ、パイプライン全体でスレッドの実行順序を維持する。

JP2022174757	DETERMINISTIC MEMORY ALLOCATION FOR REAL-TIME APPLICATION
WO/2022/046051	DEEP NEURAL NETWORKS COMPILER FOR A TRACE-BASED ACCELERATOR
WO/2024/012101	DISTRIBUTED-SERVICE GENERATION METHOD AND SYSTEM, AND COMPUTING DEVICE AND STORAGE MEDIUM

Pelton, Break Dee
Colefield, Adrian Michael

JP2021540807A

March 14, 2022

January 04, 2020

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Microsoft Technology Licensing, LLC

G06F8/41; G06F9/30

Osamu Yamamoto
Toru Miyamae
Junichi Matsuo
Ayako Omaki

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