Schaltungsanordnung zur Realisierung einer binären Multipli¬ ziererzelle

Die binäre Multiplikation ist eine elementare Funktion digi¬ taler Rechenanlagen. Im Rahmen der ständigen Weiterentwicklung und Miniaturisierung digitaler Rechenanlagen und der Verwendung integrierter Schaltungen, gewinnt die benötigte Anzahl von Transistoren sowie der von der Anzahl abhängige Platzbedarf einer Schaltung innerhalb einer integrierten Schaltung immer mehr an Bedeutung. Dieses Argument wird um so wichtiger bei einer grundlegenden Schaltung, die innerhalb einer integrierten Schaltung sehr oft vorkommt. Ein binärer Multiplizierer, ein elementarer Bestandteil einer digitalen Rechenanlage, besteht je nach Datenwortbreite aus einer Vielzahl von Multipliziererzellen. Die Multiplikation von Binärzahlen geschieht üblicherweise nach dem sog. "Add-and-Shift"-Prinzip, d.h. es werden Partialprodukte mit den einzelnen Stellen des Multiplikators gebildet und entsprechend der Wertigkeit der Stelle gewichtet, d.h. verschoben, aufaddiert. Eine Multipliziererzelle als kleinste Einheit eines binären Multiplizierers bildet das Partialprodukt aus einem Multiplikatorbit ai und einem Multiplikandenbit a2 und addiert das Produktbit zu einem Summenbit b und einem Übertragsbit c von vorangehenden Zellen. Die "Shift"-Operation, d.h. das Ver¬ schieben der Stellen entsprechend ihrer Wertigkeit, wird durch die feste Verbindung der Zellen untereinander realisiert.

Ein Neuron-MOS-Feldeffekttransistor ist ein bekanntes Bauele¬ ment (siehe T. Yamashita, T. Shibata, T. Oh i: "Neuron MOS Winner-Take-All Circuit and ist Application to Associative Memory", ISSCC 1993, Digest of Technical Papers, S. 236-237). Dieselbe Druckschrift beschreibt auch die Verwendung eines

Neuron-MOS-Transistors zur Realisierung eines Volladdierers. Auch der prinzipielle Aufbau einer Multipliziererzelle, bestehend aus einem Volladdierer und einem UND-Gatter, ist Stand der Technik.

Der Erfindung liegt das Problem zugrunde, eine binäre Multi¬ pliziererzelle zu realisieren, die die Nachteile bekannter Multipliziererzellen vermeidet.

Dieses Problem wird durch die Schaltungsanordnung gemäß Patentanspruch 1 gelöst.

Vorteile der Erfindung liegen vor allem darin, die benötigte Anzahl von Transistoren im Vergleich zu bekannten Multipli¬ ziererzellen wesentlich zu reduzieren und damit den Platzbedarf der Multipliziererzelle innerhalb einer integrierten Schaltung zu verringern.

Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

In den Zeichnungen ist ein Ausführungsbeispiel der Erfindung dargestellt und wird im folgenden näher beschrieben. Es zeigen

Figur 1 eine Skizze, die den Aufbau der Neuron-MOS-Multi- pliziererzelle beschreibt;

Figur 2 eine Skizze zur Darstellung einer möglichen Schal¬ tungsanordnung zur kapazitiven Summation;

Figur 3 eine Skizze zur Verdeutlichung einer Realisierungs¬ möglichkeit eines Neuron-MOS-Transistors, bei dem das Floating Gate über dem aktiven Bereich auf Gateoxid ausgeführt ist und im restlichen Bereich auf Feldoxid;

Gewichtete Summation über ein kapazitives Netzwerk.

Der Nachteil der analogen Realisierung eines Neurons (vgl. E. Schrüfer, Elektrische Meßtechnik, 3. Auflage, Hansa-Verlag, 1988, ISBN 3-446-15151-6, S. 143) ist, daß statische Verlustleistung umgesetzt wird. Dieser Nachteil kann durch eine gewichtete Summation über ein kapazitives Netzwerk behoben werden. In Figur 2 ist eine mögliche Schaltungsanordnung zur gewichteten Summation über ein kapazitives Netzwerk angegeben. In dieser Figur bezeichnen CQ, C _I _, C2, C3 bis C _n die einzelnen Kapazitäten der Kondensatoren KQ, K]_ K2, K3 bis K _n . Vι_, V2, V3 bis V _n beschreiben die Eingangspotentiale des Netzwerkes, die entsprechend der Dimensionierung der Kondensatoren K _Q , K _L K2, K3 bis K _n addiert werden. Die Spannung auf der oberen Elektrode des Kondensators KQ kann über eine Betrachtung der Ladung berechnet werden. Die Ladung auf CQ entspricht der negativen Summe der Ladungen auf den unteren Elektroden der Kondensatoren Kτ_ K2, K3 bis K _n , da keine Ladungen zu- oder abgeführt werden können und es sich somit um eine reine Ladungstrennung handelt.

Φp bezeichnet die Spannung auf der Floating-Elektrode, die der Spannung auf der oberen Elektrode von C _Q entspricht.

Für das gezeigte Kapazitätsnetzwerk (vgl. Figur 2) gilt:

Q ₀ = C _{0 *} Φ _F (1) und " F) + ^c 2( ₂ - Φ _F )+.-.+c _n (v _n - Φ _F ) ₍₂₎

Zusammenfassung der beiden obigen Formeln ergibt:

n n n

C ₀ • Φ _F = ∑Ci(Vi -Φ _F ) = -Φ _F ∑Ci + ∑C^ ₍₃₎ i=l ^' i=l i=l

Nach Φ _F aufgelöst ergibt sich:

n ∑CiVi φ _{F =} Czl ₍₄₎ i=0

Durch die Substitution der Summe aller Kapazitäten durch eine Gesamtkapazität, die als C<roτ bezeichnet wird, nach der Formel

n

∑ ^c i = ^c TOT (5) i=0

ergibt sich:

n

Φ 'F _F = i≡^ (6) ^c TOT

Man erkennt, daß sich die Spannung auf der Floating Elektrode Φ _F aus der Summe der Partialprodukte der Cj_ und V- ergibt, gebrochen durch Cpoτ.

Neuron-MOS-Multipliziererzelle

Eine binäre Multipliziererzelle bildet das Produkt von zwei Bits und addiert das Partialprodukt von anderen Multipliziererzellen. Die dafür notwendigen logischen Verknüpfungen sind eine UND-Verknüpfung für die Produktbildung sowie eine Volladdition für die Addition der Partialprodukte. Die Volladdition kann durch zwei Schwellenwertgleichungen ausgedrückt werden. Als Eingänge liegen an dem Volladdierer die Summanden a, das ist das Multiplikationsergebnis der beiden in der Zelle miteinander zu multiplizierenden Bits a _: und a ₂ , das

Summenbit b eines vorangehenden Partialprodukts und das Übertragsbit c eines vorhergehenden Partialprodukts an. Ausgangsgrößen dieser Volladdiererzelle sind das Summenbit s und das Übertragsbit ü. Das Übertragsbit ü am Ausgang des Volladdierers ist dann und nur dann logisch 1, wenn a+b+c > 1,5 ist. Das Summenbit s am Ausgang des Volladdierers ist dann und nur dann logisch 1, wenn a+b+c-2ü > 0,5. In beiden Fällen handelt es sich um Schwellenwertgleichungen, die mit jeweils einem Neuron-MOS-Inverter realisiert werden können.

Das eine Multiplikation zweier Bits ai und a ₂ repräsentierende UND-Gatter kann ebenso als eine selbständige

Schwellenwertgleichung beschrieben werden in der Form

1 1

— ai H— ai > 0,5. Diese Schwellenwertgleichung ist so

2 2 aufzufassen, daß der Ausgang a des UND-Gatters dann und nur dann logisch 1 ist, wenn die oben beschriebene Schwellenwertgleichung erfüllt ist.

Im Rahmen der vorliegenden Erfindung wurde die Möglichkeit entdeckt, die gesamte Funktion einer Multipliziererzelle mit zwei im weiteren erläuterten Schwellenwertgleichungen zu beschreiben. Dazu wird einer der Summanden aus den im vorigen beschriebenen Schwellenwertgleichungen für die Volladdition durch den Term 1/2 a^ + 1/2 a2 = a für die UND-Verknüpfung ersetzt. Es ergeben sich damit die folgenden Schwellenwertgleichungen für die binäre Multiplikation. Das Übertragsbit ü wird dann und nur dann logisch 1, wenn gilt:

Das Summenbit s wird dann, und nur dann logisch 1, wenn gilt:

f-ai + -a ₂ J + b + c - 2ü)0,5 ₍₈₎

Hierzu ist anzumerken, daß es keineswegs naheliegend ist, daß zwei voneinander unabhängige Schwellenwertgleichungen zu einer Schwellenwertgleichung verschmolzen werden können. Die

Entdeckung, daß in diesem Fall die Zusammenfassung der beiden

1 1 Schwellenwertgleichungen — Q_ _Λ + — SL > 0,5 und a+b+c > 1,5 zu

2 ^λ 2 ^Δ der Schwellenwertgleichung — a^ + —a21 + b + c)l, 5 sowie der

1 1 Schwellenwertgleichungen — S _. ⁺ ~ 3-2 > 0, 5 und a+b+c-2ü > 0,5 zu der Schwellenwertgleichung I —aη_ + — a 1 + b + c - 2ü)0, 5 ein wahres Ergebnis liefert, wird mit der folgenden Wahrheitstabelle verifiziert:

Diese Schwellenwertgleichungen, die eine Neuron-MOS- Multipliziererzelle darstellen, können durch eine Schaltung gemäß Figur 1 realisiert werden. Die Eingangspotentiale V _aι , ^v a2' ^v b ^{und v} c repräsentieren hierbei die Eingangsgrößen der im vorigen beschriebenen Schwellenwertgleichungen ai, a ₂ , b und c. Diese Eingangsgrößen werden entsprechend dem Prinzip eines Neuron-MOS-Inverters an die einzelnen Gatekapazitäten sowohl des Neuron-MOS-Inverters zur Berechnung des Übertrags 7 als auch des Neuron-MOS-Inverters zur Berechnung der Summe 8 angekoppelt. Der Ausgang 9 des Neuron-MOS-Inverters 7 ist mit einer weiteren Gatekapazität 10 des Neuron-MOS-Inverters zur Berechnung der Summe 8 verbunden. Die Größe der Gatekapazitäten werden entsprechend der im vorigen beschriebenen Schwellenwertgleichungen dimensionier . Die Schwellen der beiden Neuron-MOS-Inverter 7 und 8 werden ebenso entsprechend der Schwellenwertgleichungen dimensioniert. An den Ausgängen der Neuron-MOS-Inverter 9 und 11 sind zusätzlich Treiberinverter 12 und 13 angekoppelt. Da jeder Inverter aus zwei Transistoren besteht, weist die gesamte Neuron-MOS- Multipliziererzelle insgesamt lediglich acht Transistoren und neun Eingangskapazitäten auf. Ohne die Treiberinverter verringert sich die Zahl auf nur vier Transistoren und neun Eingangskapazitäten für eine invertierende Neuron-MOS- Multipliziererzelle. Damit wird eine erhebliche Reduzierung der Anzahl benötigter Transistoren im Vergleich mit üblichen Multipliziererzellen erreicht.

Berechnung der notwendigen Kapazitätswerte für eine Neuron-MOS- Multipliziererzelle.

Die im vorigen beschriebenen Schwellenwertgleichungen werden in konkreten Dimensionierungsvorschriften für die Neuron-MOS- Inverter umgesetzt. Dabei wird davon ausgegangen, daß die Eingangεsignale den vollen logischen Hub über die Betriebs¬ spannung VJJD haben. Weiterhin wird mit einer ideal steilen

Umschaltschwelle gerechnet, was bei der Reihenschaltung von Neuron-MOS-Inverter und Treiberinverter realistisch ist. Für die UmsehalteingangsSpannung des Inverters, d.h. die Schwelle, wird (1/2±Δ)*VDD angenommen. Die Eingangskapazitäten werden entsprechend der Schwellenwertgleichungen bei den Eingängen aι_ und a2 mit C, bei b und c mit 2C und bei ü mit 4C angesetzt. Berechnet wird ein Ausdruck, der C in Abhängigkeit von Cg angibt, wobei Cg für die gesamte Kapazität des Floating Gates gegenüber dem Substrat steht.

Die Schwellenwertgleichungen für den Übertrag einer Multipli¬ ziererzelle erfordert, daß die Spannung auf dem Floating Gate bei 1,5 "aktiven Eingängen" noch unterhalb der Umschaltschwelle liegt. Unter einem aktiven Eingang ist ein Anschluß zu verstehen, an dem ein Potential anliegt, das einen logischen Wert 1 des Eingangs repräsentiert. Bei 2,0 aktiven Eingängen soll die Spannung auf dem Floating Gate über der Umschaltschwelle liegen. Die Gesamtkapazität Cpoτ berechnet sich nach der Formel 5 zu

C _g + C + C + 2C + 2C = C _g + 6C ₍ 9 ₎

Die Forderung, daß die Spannung auf dem Floating Gate bei 1,,5 aktiven Eingängen noch unterhalb der Umsehaltschwelle liegt, führt zu folgender Bedingung, wenn man Formel 6 und die im vorigen beschriebene Umschalteingangsspannung des Inverters verwendet. Da ein halber aktiver Eingang einer Kapazität C entspricht, führt das Einsetzen der 1,5 aktiven Eingänge, die dem Kapazitätswert 3C entsprechen, zu folgender Bedingung:

wobei Δ die Toleranz der Schwelle beschreibt. Die Forderung, daß die Spannung auf dem Floating Gate bei 2,0 aktiven Ein-

gangen über der Umschaltschwelle liegt, führt bei entspre¬ chender Anwendung wie bei Formel 10, zu folgender Ungleichung:

Nach Division der Ungleichungen 10 und 11 durch VEO und Auflösen der Ungleichungen nach C entsteht durch Verknüpfung der beiden Ungleichungen folgende Doppelungleichung:

I + _A ) ^c τoτ _{≤ c ≤} ( 1 _ _A "1 ^c TOT

V 2 (12)

Damit diese Doppelungleichung erfüllbar ist , muß notwendiger¬ weise gelten :

^' I _{+ Δ} | oτ _≤ f _ _A ) £τoτ . 2 J 2 ) 3 (13)

Nach Division der Ungleichung 13 durch C<poτ ^un< Auflösen der Ungleichung nach Δ ergibt sich als notwendige Bedingung für die Toleranz der Schwelle des Neuron-MOS-Inverters zur Berechnung des Übertrags ü:

1 Δ < — 4)

14 ^lX4

Für einen angenommenen Wert V^o = 5 Volt bedeutet das bei¬ spielsweise, daß die Umschaltspannung mit maximal ungefähr ±

350 mV Toleranz eingehalten werden muß. Bei einer angenommenen

1 Toleranz Δ = — ergibt sich beispielsweise für C:

14

( 1 1 C _T0T _ 1

Daraus erkennt man mit Hilfe von Formel 9, daß gilt C = C _g . Dabei ist jedoch zu beachten, daß die Kapazität Cg im realen Neuron-MOS-Transistor wiederum von C abhängig ist.

In der Schwellenwertgleichung für das Summenbit ist ein negativer Ter enthalten. Da keine negativen Spannungen zur Verfügung stehen, wird der Ausgang 9 des Neuron-MOS-Inverters für das Übertragsbit 7 genutzt (vgl. Figur 1). Dieser Ausgang liefert das negierte Übertragsbit ü. Mit der Substitution

-ü = ü - 1 (16)

wird die Schwellenwertgleichung für das Summenbit

1 1

- aι + - a2 J + b + c + 2 ü > 3 (17;

Das Summenbit muß genau dann 1 werden, wenn mindestens drei Eingänge aktiv sind. Bei 2,5 aktiven Eingängen muß die Spannung auf dem Floating Gate noch unterhalb der Umschaltschwelle liegen. Der Neuron-MOS-Inverter für den Übertrag habe eine Gesamtkapazität CTQT nach Formel 5 von

C _g + C + C + 2C + 2C + 4C = C _g + IOC ₍₁₈₎

Entsprechend dem im vorigen beschriebenen Vorgehen gelten in diesem Zusammenhang die nun folgenden Bedingungen für die Spannung auf dem Floating Gate:

^c TOT ^ '

SCVpp ( 1 Λ ≥ - + ^{Δ V} DD (20:

<-TΩT

Aus diesen Ungleichungen folgt die Doppelungleichung entspre¬ chend der Doppelungleichung 12:

1 — + ^ ^C TOT. < _{c <} ( _ _A ) £τoτ

(21)

Damit diese Doppelbedingung erfüllbar ist, muß notwendigerweise gelten:

i ₊ A Cτoτ ^c τoτ

2 6 (! * -- * (22)

Bei entsprechender Berechnung wie bei Formel 14 ergibt sich für die UmsehaltSpannung des Neuron-Inverters 8 für die Berechnung des Summenbits folgende Toleranzbedingung:

Δ < — (23)

22

Für eine angenommene Betriebsspannung V _DD = 5 Volt bedeutet das, daß die UmschaltSpannung mit einer ungefähren maximalen

Toleranz von ± 225 mV eingehalten werden muß. Entsprechend

1 Formel 15 ergibt sich bei einer angenommenen Toleranz Δ = —

22 für C

r - t ^{1 λ} ^ 0T _ 1 _r ^c - ^" i J ^~ i ^~ τι ^{Cτoτ (24)}

Für C _T o = C _g + IOC (vgl. Formel 18) gilt dann C = C _g . Dabei ist wiederum zu beachten, daß die Kapazität C _g im realen Neuron-MOS-Transistor von C abhängig ist. Im vorigen wurden Dimensionierungεvorschriften für C in Abhängigkeit von C _g hergeleitet. Dabei lag C in allen Fällen in derselben Größen¬ ordnung wie Cg. Daraus folgt, daß eine Realisierung nach Figur 6 ausgeschlossen ist, da für eine Erhöhung von C die Gatefläche

und damit proportional Cg vergrößert werden müßte. Es muß also ein Weg gefunden werden, wie das Floating Gate vergrößert werden kann, ohne proportional dazu die Kapazität gegen V _S g zu erhöhen. Eine Möglichkeit dazu besteht darin, das Floating Gate über dem aktiven Bereich auf Gateoxid auszuführen, und in dem restlichen Bereich auf Feldoxid (vgl. Figur 3).