Schaltungsanordnung zum Vergleich zweier elektrischer Größen.

Die Aufgabe, zwei elektrische Größen miteinander zu verglei¬ chen, tritt in vielen Gebieten der Technik auf. So sind diese Vergleiche -zum Beispiel eine Grundlage der elektrischen Me߬ technik. Auch Schwellenwertgleichungen können mit Hilfe von Bewerterschaltungen technisch realisiert werden.

Verfahren, die elektrische Größen mit Hilfe von Operations¬ verstärkern vergleichen, sind bekannt und werden häufig ver¬ wendet (U. Tietze, Ch. Schenk, Halbleiterschaltungstechnik, 9. Auflage, Springer-Verlag, 1990, S. 132-143). Ein bedeuten¬ der Nachteil dieser Verfahren besteht in der Umsetzung stati¬ scher Verlustleistung und in dem vergleichsweise großen Platzbedarf derartiger Schaltungen insbesondere dann, wenn eine große Anzahl von ihnen benötigt werden. Eine weitere Möglichkeit, eine Bewertung zweier elektrischer Größen durch¬ zuführen, besteht in der Verwendung eines Neuron-MOS- Inverters, wobei die Referenzgröße, mit der eine andere elek¬ trische Größe verglichen werden soll, durch die Umschalt- schwelle des Neuron-MOS-Inverters bestimmt wird (T. Shibata and T. Ohmi, "A functional MOS Transistor featuring gate- level weighted sum and threshold operations", IEEE Trans. Electron Devices, 39, 1992, S. 1444-1455) . Die Verwendung ei¬ nes Neuron-MOS-Inversters in diesem Zusammenhang zeigt einige Nachteile. Es fließt ein statischer Querstrom für alle Poten- tiale auf dem Floating Gate Φp mit Vgg + ^v th,n < ^F < ^V D _D ~ ^v th,p' ^was während des Betriebs als Schwellenwertgatter dem Normalfall entspricht. Außerdem ist eine extrem gute Beherr¬ schung der Technologieparameter erforderlich, damit die Schwellendimensionierung dem gewünschten Verhalten ent- spricht, das heißt, daß enge Toleranzen der Schwellenwert¬ spannung eingehalten werden müssen.

Der Erfindung liegt das Problem zugrunde, zwei elektrische Größen miteinander zu vergleichen unter Vermeidung der im vo¬ rigen beschriebenen Nachteile bekannter Verfahren.

Dieses Problem wird durch die' Schaltungsanordnung gemäß Pa¬ tentanspruch 1 gelöst.

Die Schaltungsanordnung besitzt einige Vorteile. Da die Be¬ wertung über Ströme und nicht, wie häufig bei anderen Bewer- terschaltungen üblich, über Ladungen stattfindet, ist diese Schaltungsanordnung robuster gegen die Einkopplung von Stör¬ signalen und erlaubt eine sicherere Bewertung als das Prinzip der Ladungsbewertung. Damit können z.B. enge Toleranzen für die Schwellenwertbildung bei der Realisierung von Schwellen- wertgleichungen eingehalten werden. Ein weiterer Vorteil liegt darin, daß das Ausgangssignal komplementär an zwei Aus¬ gängen vorliegt, wobei voller CMOS-Hub mit guter Treiberfä¬ higkeit erreicht wird. Bei vielen Anwendungen spart diese Tatsache einen Inverter zur Erzeugung des invertierten Si- gnals oder aufwendige Treiberschaltungen. Auch hat die Schal¬ tungsanordnung speichernde Eigenschaften, was in Schaltungs¬ architekturen mit Pipelining vorteilhaft genutzt werden kann. Weiterhin liegt ein Vorteil dieser Schaltungsanordnung darin, daß im Ruhezustand kein Querstrom fließt. Die Tatsache, daß nur eine Steuerleitung benötigt wird, ist vor allem in Array- Schaltungen von Vorteil. Durch die hohe Stabilität der Schal¬ tung ist die Dimensionierung der Schaltung unkritisch. Übli¬ cherweise kann die Realisierung mit Minimal-Transistoren er¬ folgen. Dies führt zusammen mit der geringen Zahl von Transi- stören zu einem günstigen Flächenverbrauch für die Gesamt¬ schaltung innerhalb einer integrierten Schaltung. Außerdem kippt die Schaltung sehr schnell in einen stabilen Zustand, woraus sich ergibt, daß die Schaltung für Hochfre- quenzεchaltungen sehr gut geeignet ist.

Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird im folgenden näher beschrieben.

Es zeigen

Figur 1 eine Zeichnung, die die erfindungsgemäße Schaltungs¬ anordnung darstellt;

Figur 2 eine Skizze einer Schaltungsanordnung, in der die Be¬ werterschaltung aus Figur 1 zwei elektrische Größen miteinander vergleicht, die jeweils von einem MOS- Feldeffekttransistor gebildet werden;

Figur 3 eine Skizze einer Schaltung, in der die Bewerter¬ schaltung aus Figur 1 zwei elektrische Größen mitein¬ ander vergleicht, die jeweils von einem Neuron-MOS- Feldeffekttransistor gebildet werden;

Figur 4 eine Skizze einer Schaltung, in der die Bewerter¬ schaltung aus Figur 1 zwei elektrische Größen mitein¬ ander vergleicht, die jeweils von einem Neuron-MOS- Feldeffekttransistor gebildet werden, bei der zusätz¬ lich der Ausgang der Bewerterschaltung entkoppelt ist;

Figur 5 eine Skizze, die die Anwendung der Bewerterschaltung zur Realisierung einer Multipliziererzelle unter An¬ wendung von Neuron-MOS-Feldeffekttransistoren be- schreibt;

Figuren 6 bis 11 Zeichnungen, die mögliche Schaltungsanord- nungen darstellen zur chipinternen Generierung eines Referenzstroms;

Figuren 12 und 13 den Aufbau der erfindungsgemäßen Schal¬ tungsanordnung, wenn der erste Querstrom Ii und der

zweite Querstrom I ₂ über das Betriebspotential V_D eingeprägt werden.

Anhand der Figuren 1 bis 10 wird die erfindungsgemäße Schal- tungsanordnung weiter erläutert.

Figur 1 beschreibt eine Schaltungsanordnung B zur Realisie¬ rung von Bewertungen von zwei elektrischen Größen. Dabei sol¬ len zwei durch zwei Stromquellen, der ersten Stromquelle Q-, und der zweiten Stromquelle Q2 generierte Querströme Iι_ und ∑2 miteinander verglichen werden in der Weise, daß an einem Ausgang 51 einer zweiten Inverterstufe (n2, P2) ein Betrieb¬ spotential V _ß D anliegt, wenn der erste Querstrom I]_ größer ist als der zweite Querstrom I2. An einem Ausgang 50 einer ersten Inverterstufe (n- _j _, ^) liegt in diesem Fall das Poten¬ tial von 0 Volt an.

Die Schaltungsanordnung besteht aus der ersten Inverterstufe (nι_, pj_) mit einem n-Kanal-MOS-Feldeffekttransistor 1 und ei- nem p-Kanal-MOS-Feldeffekttransistor 2, durch die der erste Querstrom Iι_ fließt. Durch die zweite Inverterstufe (n2, P2) fließt der zweite Querstrom I2. Der Ausgang 50 der ersten In¬ verterstufe (nτ_, pi) ist mit dem Eingang 52 der zweiten In¬ verterstufe (n2, P2) verbunden. Der Ausgang 51 der zweiten Inverterstufe (n2/ P2) ist mit dem Eingang 53 der ersten In¬ verterstufe (nι_, p]_) verbunden. Der Eingang 53 der ersten In¬ verterstufe (n^, pi) ist außerdem verbunden mit einem zweiten Anschluß 55 einer Rücksetzeinheit 5. Ein erster Anschluß 54 der Rücksetzeinheit 5 ist verbunden mit dem Eingang 52 der zweiten Inverterstufe (n2 _< P2) • Über ein Steuersignal Φ an dem Gate-Anschluß der Rücksetzeinheit 5 wird die Potential¬ differenz zwischen einem ersten Ausgangspotential A, das an dem Ausgang.51 der zweiten Inverterstufe (n2, P2) anliegt, und einem zweiten Ausgangspotential A , das an dem Ausgang 50 der ersten Inverterstufe ( χ _# pι_) anliegt, ausgeglichen.

Zur Erklärung der Funktion der Schaltungsanordnung B wird an¬ genommen, daß an dem Ausgang 51 der zweiten Inverterstufe ( ⁿ 2' P2) ^unci de Ausgang 50 der ersten Inverterstufe (nι_, p ) zunächst gleiches Potential herrsche. Wenn der erste Quer- ström Iι_ größer ist als der zweite Querstrom I2, so liegt an dem Ausgang 50 der ersten Inverterstufe (n^, pi) ein etwas niedrigeres Potential an als an dem Ausgang 51 der zweiten Inverterstufe (n2, P2) • Dadurch leitet der p-Kanal-MOS- Feldeffekttransistor 3, dessen Gate-Anschluß mit dem Ausgang 50 der ersten Inverterstufe (nι_, pι_) gekoppelt iεt, besser als der p-Kanal-MOS-Feldeffekttransistor 2, wodurch das Po¬ tential an dem Ausgang 51 der zweiten Inverterstufe (n2# P2) angehoben wird bis schließlich das Betriebspotential Vr_ _D er¬ reicht ist. Entsprechend wird am Ausgang 50 der ersten Inver- terstufe (n , pι_) schließlich ein Potential von 0 Volt er¬ reicht. Damit ist ein stabiler Zustand der Schaltungsanord¬ nung erreicht.

Fließt zum Zeitpunkt der Bewertung durch die zweite Inverter- stufe (n2, P2) ein zweiter Querstrom I2, der größer ist als der erste Querstrom Ii, so stellt sich entsprechend dem im vorigen beschriebenen Prozeß an dem Ausgang 51 der zweiten Inverterstufe (n2, P2) ein Potential von 0 Volt und an dem Ausgang 50 der ersten Inverterstufe (ni, pi) ein Betriebspo- tential Vr_ _D ein.

Die Schaltung hat während des Bewertungsvorgangs eine sehr hohe innere Verstärkung und nach Abschluß des Bewertungsvor¬ gangs eine gute Treiberfähigkeit und kann deshalb bei hohen Frequenzen betrieben werden.

Bevor eine neue Bewertung erfolgen kann, muß die Potential¬ differenz zwischen dem ersten Ausgangspotential A und dem zweiten Ausgangspotential A ausgeglichen werden, d.h. die Schaltungsanordnung muß zurückgesetzt werden. Dies geschieht durch eine durch einen n-Kanal-MOS-Feldeffekttransistor rea¬ lisierte Rücksetzeinheit 5, der über ein Steuersignal Φ ge-

steuert wird. Es ist auch möglich, anstatt eines n-Kanal-MOS- Feldeffekttransistors einen p-Kanal-MOS-Feldeffekttransistor zu verwenden, um die Rücksetzeinheit 5 zu realisieren.

Der Ladungsausgleich kann abhängig von unsymmetrischen Lasten an dem Ausgang 51 der zweiten Inverterstufe (n2, P2) bzw. dem Ausgang 50 der ersten Inverterstufe ( ]_, p ) zu einem Aus¬ gleich auf hohem oder niedrigem Pegel führen. Wenn ein n- Kanal-MOS-Feldeffekttransistor zur Realisierung der Rück- setzeinheit 5 verwendet wird, so erfolgt auf niedrigem und mittlerem Pegel ein guter Ausgleich der beiden Ausgangspoten- tiale A und A . Bei hohen Pegeln nahe dem Betriebspotential Vrjτ_ ist der Ausgleich unter Umständen unvollständig. Dann leiten die MOS-Feldeffekttransistoren 2 und 3 schlecht, aber die MOS-Feldeffekttransistoren 1 und 4 gut. Dies führt zu ei¬ nem schnellen Absenken des Potentials auf niedrigeres Niveau, bei dem der n-Kanal-MOS-Feldeffekttransistor 5 besser leitet und den Potentialausgleich herbeiführen kann. Eine analoge Argumentation führt auch bei Verwendung eines p-Kanal-MOS- Feldeffekttransistors anstelle des n-Kanal-MOS- Feldeffekttransistors zur Realisierung der Rücksetzeinheit 5 zu einem guten Ausgleich der Potentiale an dem Ausgang 50 der ersten Inverterstufe (nι_, pi) und dem Ausgang 51 der zweiten Inverterstufe (n2, P2) • Wenn das Steuersignal Φ abgeschaltet wird, beginnt die neue Bewertung, die zu neuen Werten an den Ausgängen führt.

Die Schaltungsanordnung B kann, wie in Figur 2 dargestellt, auch eine Potentialdifferenz zwischen einem Eingangspotential und einem Referenzpotential vergleichen, wodurch z. B. die Realisierung einer Schwellenwertgleichung möglich ist. Wenn ein Potential an einem Gate-Anschluß eines ersten MOS- Feldeffekttransistor Ein größer ist als ein Referenzpotential an einem zweiten Neuron-MOS-Transistor Ref und wenn der Drainstrom des ersten MOS-Feldeffekttransistors Ein den er¬ sten Querstrom Iχ bildet und der Drainstrom des zweiten MOS- Feldeffekttransistors Ref den zweiten Querstrom I ₂ bildet in

der Schaltungsanordnung B, so fl:eßt der erste Querstrom _ _] _ durch die Schaltungsanordnung B, der größer ist als der zwei¬ te Querstrom I2, in diesem Zusammenhang der Referenzstrom. Die Schaltungsanordnung B kippt in einen definierten Zustand nach der im vorigen beschriebenen Funktionalität der Schal¬ tungsanordnung B. Damit stellt der Ausgangszustand direkt ei¬ ne Bewertung der Eingangspotentiale dar.

Wie in Figur 3 dargestellt ist, kann die erste Stromquelle Qi auch durch einen Neuron-MOS-Feldeffekttransistor 6 realisiert werden, an dessen Gate-Anschlüssen bestimmte Eingangspoten¬ tiale angelegt sind. Entsprechend den Eingangspotentialen können die Gate-Kapazitäten des Neuron-MOS- Feldeffekttransistors 6 dimensioniert werden. Der Source- Anschluß des Neuron-MOS-Feldeffekttransistor 6 ist an das zweite Betriebspotential Vss gelegt.

Durch den Neuron-MOS-Feldeffekttransistor 7 wird die Refe- renzstromquelle Q ₂ realisiert. Ein erster Gate-Anschluß 60 des Neuron-MOS-Feldeffekttransistors 7 ist an das Betriebspo¬ tential VDD gelegt. Ein zweiter Gate-Anschluß 61 sowie der Anschluß Sl des Neuron-MOS-Feldeffekttransistors 7 ist an ein Massepotential gelegt. Somit kann über die Dimensionierung der Gate-Kapazitäten der zwei Gate-Anschlüsse 60 und 61 des Neuron-MOS-Feldeffekttransistor 7 der Referenzstrom I einge¬ stellt werden.

Die Bewertung findet hier über die Querströme statt, die durch die Neuron-MOS-Transistoren 6 und 7 fließen. Diese Be- wertung ist robust gegen die Einkopplung von Störsignalen und erlaubt somit eine sicherere Bewertung als das Prinzip der Ladungsbewertung, wie es zum Beispiel in Leseverstärkern von Speichern üblich ist. Damit können enge Toleranzen für eine Schwellenwertbildung eingehalten werden. Geringe Potentialun- terschiede am Floating Gate von 20 Milli-Volt können somit noch sicher getrennt und richtig bewertet werden.

Das Ausgangssignal liegt komplementär an zwei Ausgängen vor, wobei voller Hub mit guter Treiberfähigkeit erreicht wird. Bei vielen Anwendungen spart man dadurch einen Inverter zur Erzeugung des invertierten Signals oder aufwendige Treiber- Schaltungen. Außerdem haben der Ausgang 50 der ersten Inver¬ terstufe (nι_, pi) und der Ausgang 51 der zweiten Inverterstu¬ fe (n2, P2) speichernde Eigenschaften, was in Schaltungsar¬ chitekturen mit Pipelining vorteilhaft genutzt werden kann.

Zusätzlich kann zur Pufferung der Ausgangssignale der Schal- tungsanordnung B an mindestens einem Ausgang der Schaltungs¬ anordnung B eine Puffereinheit 11, 12 vorgesehen sein, wie in Figur 4 dargestellt ist. Diese kann z.B. aus einem Inverter 12 und einem Transfertransistor 11 aufgebaut sein. Dabei ist der Gate-Anschluß des Transfertransistors 11 an das Steuersi¬ gnal Φ gekoppelt. Der Anschluß Pl des Transfertransistors 11 ist mit dem Ausgangssignal der Schaltungsanordnung B gekop¬ pelt. Der Anschluß P2 des Puffertransistors 11 ist mit einem Eingang des Inverters 12 verbunden.

Bei dem Zurücksetzen der Schaltungsanordnung B, also bei ak¬ tiviertem Steuersignal Φ, wird der Transfertransistor 11 ab¬ geschaltet. Somit bleibt der Wert des vorangehenden Ausgangs-, Potentials A auf einer Eingangskapazität des Inverters 12 ge- speichert. Entsprechend bleibt der invertierte Wert des Aus¬ gangspotentials A, also A am Ausgang des Inverters 12 erhal¬ ten. Wenn das Steuersignal Φ deaktiviert ist, leitet der Transfertransistor 11 und der Wert des neuen Ausgangspotenti- als A wird nun an den Eingang des Inverters 12 durchgeschal- tet. Dieser Wert wird durch den Inverter 12 invertiert, sodaß der invertierte Wert des Ausgangspotentials A, also A , ge¬ puffert vorliegt.

Im Ruhezustand fließt in der Schaltungsanordnung B kein Quer- ström. Dies ist ein wichtiger Vorteil gegenüber vielen ande¬ ren Bewerterschaltungen. Auch ist nur ein Steuersignal Φ nö¬ tig, was vorteilhaft ist für Array-Schaltungen.

Eine Anwendung der Schaltungsanordnung B ist in Figur 5 dar¬ gestellt. Hier sind eine erste BewertungsSchaltung Bl und ei¬ ne zweite BewertungsSchaltung B2 mit einem dritten Neuron- MOS-Transistor 13 und einem vierten Neuron-MOS-Transistor 14 und einem ersten Bewertungstransistor 15 und einem zweiten Bewertungstransistor 16 verbunden in der Weise, daß die Ge¬ samtschaltung die Funktion einer Multipliziererzelle reprä¬ sentiert. Die Gate-Anschlüsse des dritten und des vierten Neuron-MOS-Transistors 13 und 14 sind jeweils mit den Ein¬ gangspotentialen V _a , V _a 2» VK und V _c der Schaltung verbunden. Hierbei repräsentiert das Eingangspotential V _a ι_ ein Multipli¬ katorbit und das Eingangspotential V _a 2 ein Multiplikandenbit, die beide in der Multipliziererzelle verarbeitet werden. Das Potential Vj-, repräsentiert das Summen-Bit eines vorangehenden Partialprodukts. Das Eingangspotential V _c stellt das Über¬ trags-Bit eines vorangehenden Partialprodukts dar. Die Ein¬ gangspotentiale V _a ι, V _a 2, V]-, und V _c werden bei dem dritten und dem vierten Neuron-MOS-Transistor 13 und 14 gewichtet in der Weise, daß die Eingangspotentiale V _a ι_ und V _a 2 einfach und

V]- und V _c relativ dazu zweifach gewichtet werden.

Die erste Bewerterschaltung Bl, die über einen Steuertransi- stor 23 mit einem Gate-Anschluß des Steuertransistors 23 mit einem Steuersignal Φi verbunden ist, bildet durch Vergleich des Referenzstroms I3 mit dem durch den dritten Neuron-MOS- Feldeffekttransistor 13 fließenden Querstrom I ₄ den Wert des Ausgangs-Übertrags-Bits ü der Multipliziererzelle. Die Funk¬ tion der ersten Bewertungsschaltung Bl und der zweiten Bewer- tungsschaltung B2 ist verglichen mit der im vorigen beschrie¬ benen Schaltungsanordnung B unverändert.

Der Vergleich der Eingangsströme I3 und I ₄ durch die erste Bewertungsschaltung Bl, des Referenzstroms I3 mit dem durch den Neuron-MOS-Transistor 13 fließenden Querstrom 1^ stellt eine technische Realisierung einer Schwellenwertgleichung dar. Der logische Wert des Ausgangs-Übertrags-Bits ü der er-

sten Bewertungsschaltung Bl ist ^' dann und nur dann logisch eins, wenn der Querstrom I4 größer ist als der Referenzstrom I3. Mit der im vorigen beschriebenen Gewichtung der Eingangs¬ signale an den Gate-Anschlüssen des dritten Neuron-MOS- Transistors 13 und eines Referenzstroms I3, der einen logi¬ schen Wert 3,5 repräsentiert, stellt die Teilschaltungsanord¬ nung 18 insgesamt folgende Schwellenwertgleichung dar:

^a l ^{+ a} 2 ⁺ ^b + 2c > 3,5.

Hierbei repräsentieren ai und a2 das Multiplikatorbit und das Multiplikandenbit, die in der Multipliziererzelle verarbeitet werden. Das Summen-Bit eines vorangehenden Partialprodukts wird durch b repräsentiert. Das Übertrags-Bit eines vorange- henden Partialproduktes wird durch das Symbol c gekennzeich¬ net.

Die Teilschaltungsanordnung 19 der Multipliziererzelle bildet aus den im vorigen beschriebenen Eingangspotentialen und dem negierten Ausgangs-Übertrags-Bits ii der im vorigen beschrie¬ benen Teilschaltungsanordnung 18 das Ausgangs-Summen-Bit der Multipliziererzelle. Hierbei ist das durch den Ausgang ü re¬ präsentierte negierte Ausgangs-Übertrags-Bit mit dem Wert 4 gewichtet und mit einem fünften Gate-Anschluß 20 des vierten Neuron-MOS-Transistors 14 verbunden. Die Funktion der Teil¬ schaltungsanordnung 19 ist entsprechend der im vorigen be¬ schriebenen Teilschaltungsanordnung 18 in der Weise, daß ein Referenzstrom I5 mit dem durch den vierten Neuron-MOS-Transi¬ stor 14 fließenden Querstrom Ig verglichen wird. Die durch diese Teilschaltung 19 repräsentierte Schwellenwertgleichung lautet:

a + a2 + 2b + 2c + 4« > 5,5.

Der Referenzstrom I5, der einen logischen Wert von 5,5 reprä¬ sentiert, ist ein Querstrom des zweiten Bewertungstransistors 16. Die logischen Werte, die durch die Referenzströme I3 und

I5 dargestellt werden, werden über entsprechende Dimen¬ sionierungen der Bewertungstransistoren 15 und 16 erreicht, die durch MOS-Feldeffekttransistoren realisiert werden. Hier¬ bei ist der Anschluß 71 des ersten Bewertungstranεistors 15 mit dem Eingang 21 der ersten BewertungsSchaltung Bl verbun¬ den. Der Anschluß 72 des zweiten Bewertungstranεiεtorε 16 iεt mit dem Eingang 22 der Bewerterεchaltung 17 verbunden.

Die Gate-Anεchlüεεe der Bewertungstransistoren 15 und 16 sind mit einem Referenz-Potential VR _e f gekoppelt. Die Anschlüεse 73 und 74 der Bewertungstranεiεtoren 15 und 16 εind mit dem Massepotential gekoppelt. Ebenso mit dem Maεsepotential ge¬ koppelt sind die Anschlüεεe 75 und 76 des dritten Neuron-MOS- Feldeffekttransistorε 13 und deε vierten Neuron-MOS- Feldeffekttransiεtorε 14.

Der MOS-Feldeffekttranεiεtor 23 der Teilschaltungsanordnung 18 ist mit εeinem Gateanεchluß an das Steuersignal Φi gekop¬ pelt. Wenn der MOS-Feldeffekttranεiεtor 23 leitend gemacht wird, wird die Potentialdifferenz zwischen dem negierten Aus- gangε-Übertragε-Bit ü und dem Auεgangε-Übertragε-Bit ü aus¬ geglichen. Das Gleiche gilt entsprechend für den MOS- Feldeffekttranεiεtor 24, der mit seinem Gate-Anschluß mit ei¬ nem Steuersignal Φ2 gekoppelt ist. In der Teilschaltungsan- Ordnung 19 wird durch den MOS-Feldeffekttransistor 24 die Po¬ tentialdifferenz zwischen dem negierten Ausgang-Summen-Bit I und Ausgangs-Summen-Bit s ausgeglichen, wenn der MOS- Feldeffekttranεiεtor 24 leitend gemacht wird.

In der folgenden Tabelle iεt eine Wahrheitstabelle für die binäre Multiplikation angegeben zur Bestätigung der Funkti¬ onsweise der im vorigen beschriebenen Multipliziererzelle.

a_ a ₂ b c ü Ξ aι/2+a ₂ /2+b+c aι/2+a ₂ /2+b+c-2ü

0 0 0 0 0 0 0 0

0 0 0 1 0 1 1 1

0 0 1 0 0 1 1 1

0 0 1 1 1 0 2 0

0 1 0 0 0 0 0,5 0,5

0 1 0 1 0 1 1,5 1,5

0 1 1 0 0 1 1,5 1,5

0 1 1 1 1 0 2,5 0,5

1 0 0 0 0 0 0,5 0,5

1 0 0 1 0 1 1,5 1,5

1 0 1 0 0 1 1,5 1,5

1 0 1 1 1 0 2,5 0,5

1 1 0 0 0 1 1 1

1 1 0 1 1 0 2 0

1 1 1 0 1 0 2 0

1 1 1 1 1 1 3 1

Statt durch einen Neuron-MOS-Feldeffekttranεiεtor (vgl. Figur 3) kann eine Referenzbildung zur Generierung deε zweiten Querεtromε 1 ₂ auch global für mehrere Schaltungεanordnungen B vorgenommen werden, wie in Figur 5 darεtellt. Dies erfordert das extern zugeführte oder intern generierte Referenz- Potential VR _e f. Dies kann vorteilhaft εein, wenn eine Fein- einεtellung deε Referenzstroms I2 erwünscht iεt.Darüberhinauε wird auf diese Weise der Platzbedarf der Schaltung erheblich reduziert, da der Platzbedarf von MOS-Feldeffekttransistoren deutlich geringer ist alε der Platzbedarf von Neuron-MOS- Feldeffekttranεiεtoren. Schaltungen zur internen Generierung deε Referenz-Potentialε VR _Θ _ ^und damit, für jede erfindungs- gemäße Schaltungsanordnung, an die das Referenz-Potential ^v Ref erfindungsgemäß angelegt ist, auch des zweiten Quer- εtromε I2 sind in den Figuren 6 bis 11 dargestellt und werden im weiteren erläutert. Gemeinsam iεt allen im weiteren be-

schriebenen Schaltungen, daß ein Neuron-MOS- Feldeffekttransistor Ml zur Generierung eines zweiten Refe- renzεtromε lR _e f verwendet wird. Der zweite Referenzεtrom lR _e f wird über eine Stromspiegelεchaltung in einen MOS- Feldeffekttranεiεtor M2 eingeεpeist, der als Strom-Potential- Wandler betrieben wird. Der MOS-Feldeffekttransistor M2 stellt an den Anschlüssen 80 und 81 ein Referenzpotential ^v Ref ^zur Verfügung. Gegebenenfalls kann daε reεultierende Re¬ ferenzpotential V _e f durch einen Operationεverεtärker gepuf- fert werden. Die in den Figuren 6 bis 11 dargestellten Schal¬ tungen erlauben eine sehr genaue Einstellung des Referenzpo¬ tentials auch bei stark unterschiedlichen Dicken der Dielek¬ trika von Neuron-MOS-Feldeffekttransiεtoren und MOS- Feldeffekttranεiεtoren.

Zur genaueren Einεtellung der Schaltschwelle kann bei Neuron- MOS-Tranεiεtoren mindeεtenε ein zusätzlicher Gate-Anschluß vorgesehen sein, mit dem man eine Feinjustierung der Schalt¬ schwelle entεprechend der Koppelkapazität deε zusätzlichen Gate-Anschluεεeε durchführen kann.

Darüberhinauε iεt der Platzbedarf der Geεa tschaltung erheb¬ lich reduziert wenn der Referenzanschluß für mehrere Schal¬ tungsanordnungen B genutzt wird..

In der in Figur 6 dargestellten Schaltungεanordnung C bilden p-MOS-Feldeffekttranεiεtoren M3 und M4 einen Stromεpiegel. M3 εetzt dabei einen durch den Neuron-MOS-Feldeffekttransistor Ml generierten zweiten Referenzstrom lR _e f in ein äquivalentes Gate-Potential um. Da M4 ebenfalls mit diesem Gate-Potential betrieben wird, fließt durch M4 ein weiterer Querstrom IQ, der näherungsweise gleich dem zweiten Referenzstrom lRef ist und einem MOS-Feldeffekttranεiεtor M2 eingeprägt ist. Dieser setzt den weiteren Querstrom IQ in ein äqivalentes Gate- Potential um. Daε äquivalente Gate-Potential stellt das Refe¬ renz-Potential V _re f dar, das in der erfingdungsgemäßen Schal¬ tungsanordnung verwendet werden kann.

Um ein durch eine in Figur 6 beschriebene Schaltungsanordnung C generiertes Referenzpotential niederohmiger und damit robu¬ ster gegenüber Störεignalen zu gestalten, wird das Referenz- Potential VR _e f gepuffert unter Verwendung eines Operationε- verεtärkerε 82 (vgl. Figur 7). Bei dem Operationεverεtärker 82 iεt ein Ausgang 83 mit einem invertierenden Eingang 84 des Operationsverεtärkerε 82 kurzgeεchloεεen. Daε Referenz- Potential VR _e f ist an einen nicht invertierenden Eingang 85 deε Operationsverstärkerε 82 gelegt, daε gepufferte Referenz- Potential V _Re f liegt an dessen Ausgang 83 an.

In einer in Figur 8 beschriebenen Schaltungsanordnung D wird anstatt eines einfachen Stromspiegels, bestehend aus den MOS- Feldeffekttransistoren M3 und M4, ein Cascode-Stro spiegel, gebildet aus MOS-Feldeffekttransistoren M5, M6, M7 und M8, verwendet. Dieser Stromspiegel hat gegenüber dem einf chen Stromspiegel, beεchrieben in Figur 6, den Vorteil, daß die Abweichungen zwischen Eingangsstrom l _R e _f und Auεgangsstrom I _Q des Stromspiegelε weεentlich geringer sind. Dies ermöglicht eine höhere Genauigkeit bei der Generierung des Referenz- Potentialε VR _e f. Die Schaltungsanordnung D birgt noch einen weiteren Vorteil in εich. Die Generierung des zweiten Refe- renzεtromε lR _e f durch den Neuron-MOS-Feldeffekttransistor Ml ist umso genauer, je näher der Wert des Drainpotentials Ml an einem Mittelwert des Neuron-MOS-Feldeffekttransistors des Drainpotentials V_o eines Eingangstransistorε in einer Schal¬ tung gemäß Figur 3 zum Zeitpunkt der Bewertung liegt. Der Wert deε Drainpotentialε liegt - relativ zum Betriebεpotenti- al VDD - bei nicht εehr hohen Werten. Da in der Schaltungsan¬ ordnung D der Spannungsabfall zwischen dem Betriebspotential V _DD und dem Anschluß 86 des MOS-Feldeffekttransistorε Ml hö¬ her iεt alε in der in Figur 6 beεchriebenen Schaltungsanord¬ nung C, ergibt εich in Figur 8 ein Drainpotential am MOS- Feldeffekttranεiεtor Ml, daε näher bei dem Mittelwert V_o liegt alε in der in Figur 6 beεchriebenen Schaltungεanordnung C.

Figur 9 stellt die in Figur 8 beschriebene Schaltungsanord¬ nung D mit gepuffertem Referenz-Potential VR _e f dar. Die Puf¬ ferung der Referenzspannung VR _e f wird auf dieselbe Weise durchgeführt wie im vorigen beschrieben.

In der in Figur 10 beschriebenen Schaltungsanordnung E ist wieder ein einfacher Stromspiegel, bestehend aus den MOS- Feldeffekttranεiεtoren M9 und MIO, vorgesehen, wie in der Schaltungεanordnung C in Figur 6. Jedoch εorgt der im

Strompfad vom zweiten Referenzεtrom lRef sich befindende MOS- Feldeffekttranεiεtor Mll für ein reduziertes Drainpotential von Ml gegenüber der in Figur 6 dargestellten Schaltungsan¬ ordnung C. Der Vorteil einer solchen Maßnahme wurde im vori- gen erläutert.

Figur 11 stellt die in Figur 10 beschriebene Schaltungsanord¬ nung E mit gepufferter Referenzspannung VR _θ f dar. Die Puffe¬ rung des Referenz-Potentials VR _e f wird auf die im vorigen be- schriebene Weise durchgeführt.

Eine weitere Möglichkeit zur Realisierung der erfindungsgemä¬ ßen Schaltungsanordnung besteht darin, den ersten Querstrom (I _I ) und den zweiten Querstrom (I ₂ ) über das Betriebspotenti- al VDD einzuprägen. In diesem Fall ergeben εich die in den Figuren 12 und 13 dargeεtellten Schaltungsanordnungen.