Schaltungsanordnung zur Realisierung von durch Schwellenwert- gleichungen darstellbaren Logikelementen.

Logikelemente sind Grundbausteine heutiger digitaler Rechen¬ anlagen. Da diese Grundbausteine in digitalen Rechenanlagen häufig Verwendung finden, wirkt sich eine Verbesserung eines Grundbausteins direkt in einer Verbesserung der gesamten An¬ lagen, in denen dieser Grundbaustein verwendet wird, aus. Be¬ sondere Bedeutung für die Leistungsfähigkeit und die Qualität eines solchen Grundbausteins haben vor allem die Anzahl der für die Realisierung des Grundbausteins benötigten Transisto- ren, die Verlustleistung, die in dem Grundbaustein umgesetzt wird, sowie die Geschwindigkeit dieses Grundbausteins. Auch die Verwendung standardisierter Technologie ist ein wesentli¬ cher Faktor in der Qualitätsbeurteilung eines solchen Grund¬ bausteins.

Bekannt ist die Realisierung logischer Grundschaltungen ba¬ sierend auf ihrer Funktionsgleichung durch Widerstandstransi¬ storlogik (RTL) , durch Diodentransistorlogik (DTL) , durch langsame störsichere Logik (LSL) und durch Transiεtortransi- storlogik (TTL) , durch emittergekoppelte Logik (ECL) , komple¬ mentäre MOS-Logik (CMOS) und durch NMOS-Logik (siehe U. Tiet- ze, Ch. Schenk, Halbleiterschaltungstechnik, 9. Auflage, Springer-Verlag, 1990, ISBN 3-540-19475-4, Seiten 201-219) . Bekannt ist auch die Verwendung von Neuron-MOS-Transistoren zur Realisierung eines binären Volladdierers (T. Shibata, T. Ohmi: "A functional MOS transistor featuring gate-level weighted su and threshold operations", IEEE Transactions on Electron Devices, 39, Seiten 1444-1455, 1992). Nachteile die¬ ser bekannten Schaltungsanordnungen sind vor allem darin zu sehen, daß eine im Vergleich zur im weiteren beschriebenen

Erfindung erhöhte Anzahl von Transistoren benötigt wird. Auch die Geschwindigkeit bekannter Schaltungsanordnungen ist er-

heblich geringer als die der erfindungsgemäßen Schaltungsan¬ ordnung. Ein bedeutender Nachteil bei der Verwendung von Neu- ron-MOS-Feldeffekttransistoren liegt darin, daß eine speziel¬ le Technologie (EEPROM oder Analogprozeß) verwendet werden muß.

Der Erfindung liegt das Problem zugrunde, Logikelemente, de¬ ren Funktion durch eine Schwellenwertgleichung beschrieben werden kann, unter Vermeidung der Nachteile bekannter Schal- tungsanordnungen zu realisieren.

Dieses Problem wird durch die Schaltungsanordnung gemäß Pa¬ tentanspruch 1 gelöst.

In der geringen Anzahl benötigter Transistoren zur Realisie¬ rung einer logischen Grundschaltung liegt ein wesentlicher Vorteil dieser Schaltungsanordnung. Durch die Reduzierung der Anzahl benötigter Transistoren wird auch die benötigte Chip¬ fläche reduziert und eine geringere Gesamtkapazität der Schaltungsanordnung erreicht. Man erreicht außerdem eine er¬ heblich geringere Verlustleistung der Schaltungsanordnung bei hohen Taktraten gegenüber bekannten Schaltungsanordnungen. Auch die Geschwindigkeit der erfindungsgemäßen Schaltungsan¬ ordnung wird gegenüber bekannten Schaltungsanordnungen we- sentlich erhöht.

Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

In den Zeichnungen sind bevorzugte Ausführungsbeispiele der Erfindung dargestellt und werden im folgenden näher beschrie¬ ben. Es zeigen:

Figur 1 eine Skizze, die das Prinzip der erfindungsgemäßen Schaltungsanordnung zur allgemeinen Realisierung unterschiedlicher Logikelemente, deren Funktion

durch Schwellenwertgleichungen beschrieben werden kann, beschreibt;

Figur 2 eine mögliche Realisierung einer Bewertungseinheit, mit der zwei elektrische Größen miteinander vergli¬ chen werden;

Figur 3 eine Skizze einer erfindungsgemäßen Schaltungsan¬ ordnung zur Realisierung einer Volladdiererzelle, bei der die Eingangspotentiale der Volladdiererzel¬ le sowohl für die Bildung des Ausgangs-Übertrags- Bits als auch für die Bildung des Ausgangs-Summen- Bits vorgesehen sind;

Figur 4 eine Skizze einer erfindungsgemäßen Schaltungsan¬ ordnung einer Multipliziererzelle, bei der die Ein¬ gangspotentiale der Multipliziererzelle sowohl für die Bildung des Ausgangs-Übertrags-Bits als auch für die Bildung des Ausgangs-Summen-Bits vorgesehen sind;

Figur 5 eine Skizze einer erfindungsgemäßen Schaltungsan¬ ordnung zur Realisierung eines Fünffach-ODER- Gatters;

Figur 6 eine Skizze einer vorteilhaften Weiterbildung einer erfindungsgemäßen Schaltungsanordnung einer Multi- pliziererzelle;

Figur 7 eine Skizze einer erfindungsgemäßen Schaltungsan¬ ordnung einer Multipliziererzellemit Carry-Ripple- Addition der Partialprodukte, die in einem Feldmul- tiplizierer mit Pipelining eingesetzt wird;

Figur 8 eine Skizze, die den Aufbau eines Feldmultiplizie- rers mit Carry-^Ripple-Addition der Partialprodukte und zweidimensionalem Pipelining beschreibt, in der

eine erfindungsgemäße Multipliziererzelle verwendet wird;

Figur 9 eine Skizze einer erfindungsgemäßen Schaltungsan- Ordnung einer Multipliziererzelle für invertierte

Eingangssignale;

Figur 10 eine Skizze einer erfindungsgemäßen Schaltungsan¬ ordnung einer Multipliziererzelle mit Carry-Save- Addition der Partialprodukte, die in einem Feldmul- tiplizierer mit Pipelining eingesetzt wird;

Figuren 11 a-c Skizzen, in denen beschrieben ist, wie sich die Signale onai, ona2, und oa2 aus dem Multiplika- tor-Bit ai und dem Multiplikanden-Bit &2 ergeben.

Anhand der Figuren 1 bis 11 a-c wird die Erfindung weiter er¬ läutert.

In Figur 1 ist das Prinzip der Schaltungsanordnung zur Reali¬ sierung von Logikelementen, deren Funktion durch Schwellen¬ wertgleichungen beschrieben werden kann, dargestellt. Diese Schaltungsanordnung beschränkt sich nicht auf die im weiteren beschriebenen Ausführungsbeispiele, sondern kann auf jede lo- gische Funktion zur Realisierung in Form einer entsprechend angepaßten erfindungsgemäßen Schaltungsanordnung angewendet werden, die sich durch eine Schwellenwertgleichung beschrei¬ ben läßt. Die erfindungsgemäße Schaltungsanordnung hat fol¬ genden prinzipiellen Aufbau:

Eine Transistoreinheit TE weist mindestens einen MOS- Feldeffekttransistor auf. Deren Drainanschlüsse sind in der Weise miteinander gekoppelt, daß ein Gesamtstrom Ig die Summe aller Querströme It2 !t3 •••ϊtn der in der Transistorein- heit TE enthaltenen Transistoren Tl, T2, T3, ... Tn (n ist die Anzahl der Transisto en, die in der Transistoreinheit TE vorhanden sind) darstellt. Die Source-Anschlüsse der einzel-

nen Transistoren Tl, T2, T3, ... Tn sind mit einem ersten Be¬ triebspotential Vgg gekoppelt. Die -in der Transistoreinheit TE enthaltenen Transistoren repräsentieren in ihrer Gesamt¬ heit einen ersten Term einer Schwellenwertgleichung, die eine Logikfunktion beschreibt. Ein zweiter Term der Schwellenwert- gleichung wird durch eine Referenzeinheit RE in Form eines Referenzstroms IR gebildet.

Der bei einer Schwellenwertgleichung benötigte Vergleich zweier Eingangsgrößen, des ersten Terms der Schwellenwert¬ gleichung und des zweiten Terms der Schwellenwertgleichung, die durch den Gesamtstrom Ig und dem Referenzstrom IR reprä¬ sentiert werden, wird durch eine Bewertungseinheit BE durch¬ geführt in der Weise, daß die Bewertungseinheit BE in einen stabilen Zustand kippt, der das Vergleichsergebnis der beiden zu vergleichenden Größen repräsentiert.

Bewertungseinheit

Die Bewertungseinheit BE hat den im weiteren beschriebenen

Aufbau (vgl. Figur 2). Sie besteht aus einer ersten Inverter- stufe (ni, pi) mit einem n-Kanal-MOS-Feldeffekttransistor Bl und einem p-Kanal-MOS-Feldeffekttransistor B2, durch die zum Zeitpunkt der Bewertung ein erster Bewertungsström I _ß i fließt, der gleich ist dem Strom, der über einen ersten Ein¬ gang El der Bewertungseinheit BE in die Bewertungseinheit BE fließt, in einer erfindungsgemäßen Schaltungsanordnung also dem Gesamtstrom Ig. Durch eine zweite Inverterstufe (n2, P2) bestehend aus einem n-Kanal-MOS-Feldeffekttransistor B3 und einem p-Kanal-MOS-Feldeffekttransistor B4, fließt zum Zeit¬ punkt der Bewertung ein zweiter Bewertungsström I _ß 2 d ^er gleich ist dem Strom, der über den zweiten Eingang E2 der Be¬ wertungseinheit BE in die Bewertungseinheit BE fließt.

Ein Ausgang 1 der ersten Inverterstufe (ni _. , p ) ist mit einem Eingang 2 der zweiten Inverterstufe (n2, P2) verbunden. Ein Ausgang 3 der zweiten Inverterstufe (n2, P2) ist mit einem

Eingang 4 der ersten Inverterstufe (ni, i) verbunden. Der Eingang 4 der ersten Inverterstufe (ni, pi) ist außerdem ver¬ bunden mit einem zweiten Anschluß 5 einer Rücksetzeinheit R. Ein erster Anschluß 6 des Rücksetztransistors R ist verbunden mit dem Eingang 2 der zweiten Inverterstufe (n2, P2)- Über ein Steuersignal Φ an dem Gate-Anschluß des Rücksetztransi¬ stors R wird die Potentialdifferenz zwischen einem ersten Ausgangspotential A und einem zweiten Ausgangspotential A der Bewertungseinheit BE bei Aktivierung des Steuersignals Φ ausgeglichen und damit die Bewertungseinheit BE in einen de¬ finierten Ausgangszustand rückgesetzt.

Zur Erklärung der Funktion der Bewertungseinheit BE wird an¬ genommen, daß an dem Ausgang 3 der zweiten Inverterstufe (n2, P2) und dem Ausgang 1 der ersten Inverterstufe (ni, pi) zu¬ nächst gleiches Potential herrsche. Wenn der erste Bewer¬ tungsstrom I _ß i größer ist als der zweite Bewertungsstrom I _ß 2' so ergibt sich daraus an dem Ausgang 1 der ersten Inverter¬ stufe (ni, i) ein etwas niedrigeres Potential, als an dem Ausgang 3 der zweiten Inverterstufe (n_2, P2)-

Dadurch leitet der p-Kanal-MOS-Feldeffekttransistor B4, des¬ sen Gate-Anschluß mit dem Ausgang 1 der ersten Inverterstufe (n. , p-) gekoppelt ist, besser als der p-Kanal-MOS- Feldeffekttransistor B2, und der n-Kanal-MOS- Feldeffekttransistor B3, dessen Gate-Anschluß ebenso mit dem Ausgang 1 der ersten Inverterstufe (ni, pi) gekoppelt ist, schlechter als der n-Kanal-MOS-Feldeffekttransistor Bl, wo¬ durch das Potential an dem Ausgang 3 der zweiten Inverterstu¬ fe (n^, p ₂ ) .angehoben wird bis schließlich ein zweites Be¬ triebspotential V£)pj erreicht ist. Entsprechend wird am Aus¬ gang 1 der ersten Inverterstufe (n^, p^) schließlich ein Po¬ tential von 0 Volt erreicht. Damit ist ein stabiler Zustand der Bewertungseinheit BE erreicht.

Fließt zum Zeitpunkt der Bewertung durch die zweite Inverter¬ stufe (n2 P2) ein zweiter Bewertungsström I _ß 2' °ler größer

ist als der erste Bewertungsström IBI# SO stellt sich ent¬ sprechend dem im vorigen beschriebenen Prozeß an dem Ausgang 3 der zweiten Inverterstufe (n2, P2) ein Potential von 0 Volt und an dem Ausgang 1 der ersten Inverterstufe (n^, p^) das zweite Betriebspotential V _Q ^ ein.

Die Bewertungseinheit BE hat während des Bewertungsvorgangs eine sehr hohe innere Verstärkung und eine sehr gute Treiber¬ fähigkeit und kann deshalb bei hohen Frequenzen betrieben werden.

Bevor eine neue Bewertung erfolgen kann, muß die Potential- differenz zwischen dem ersten Ausgangspotential A, das an dem Ausgang 1 der ersten Inverterstufe (n^, p^) anliegt, und dem zweiten Ausgangspotential A , das an dem Ausgang 3 der zwei¬ ten Inverterstufe (n2 P2) anliegt, ausgeglichen werden, d.h. die Schaltungsanordnung muß zurückgesetzt werden. Dies ge¬ schieht durch die durch einen n-Kanal-MOS- Feldeffekttransistor realisierte Rücksetzeinheit R, die über ein Steuersignal Φ gesteuert wird. Es ist auch möglich, an¬ statt eines n-Kanal-MOS-Feldeffekttransistors einen p-Kanal- MOS-Feldeffekttransistor zu verwenden, um die Rücksetzeinheit R zu realisieren.

Der Rücksetzvorgang bei Verwendung eines n-Kanal-MOS- Feldeffekttransistors als Rücksetzeinheit R wird eingeleitet, wenn das Steuersignal Φ auf hohen Pegel geschaltet wird. Der Rücksetzvorgang bei Verwendung eines p-Kanal-MOS- Feldeffekttransistor als Rücksetzeinheit R wird eingeleitet, wenn das Steuersignal Φ auf niedrigen Pegel geschaltet wird.

Der Ladungsausgleich kann abhängig von unsymmetrischen Lasten an dem Ausgang 3 der zweiten Inverterstufe (n2, P2) bzw. dem Ausgang 1 der ersten Inverterstufe (n^, pi _. ) zu einem Aus- gleich auf hohem oder niedrigem Pegel führen. Wenn ein n- Kanal-MOS-Feldeffekttransistor zur Realisierung der Rück¬ setzeinheit R verwendet wird, so erfolgt auf niedrigem und

mittlerem Pegel ein guter Ausgleich der beiden Ausgangspoten¬ tiale A und A . Bei hohen Pegeln nahe dem zweiten Betriebspo¬ tential V _Γ JD ist der Ausgleich unter Umständen unvollständig. Dann leiten die MOS-Feldeffekttransistoren B2 und B4 schlecht, aber die MOS-Feldeffekttransistoren Bl und B3 gut. Dies führt zu einem schnellen Absenken des Potentials auf niedrigeres Niveau, bei dem der n-Kanal-MOS- Feldeffekttransistor zur Realisierung des Rücksetztransistors R besser leitet und den Potentialausgleich herbeiführen kann. Eine analoge Argumentation führt auch bei Verwendung eines p- Kanal-MOS-Feldeffekttransistors anstelle des n-Kanal-MOS- Feldeffekttransistors zur Realisierung des Rücksetztransi¬ stors R zu einem guten Ausgleich der Potentiale an dem Aus¬ gang 1 der ersten Inverterstufe (nχ ₇ pi) und dem Ausgang 3 der zweiten Inverterstufe (n2, P2)- Wenn das Steuersignal Φ deaktiviert wird, beginnt die neue Bewertung, die zu neuen Werten an den Ausgängen führt, d.h. die Bewertungseinheit BE wird aktiviert und kippt schnell in einen stabilen Zustand.

Aus der Tatsache, daß nur wenige, nämlich 3 Transistoren in Serie liegen zwischen dem zweiten Betriebspotential VΓJD und dem ersten Betriebspotential Vgg ergibt sich außerdem eine hervorragende Eignung der erfindungsgemäßen Schaltungsanord¬ nung für Anwendungen mit niedrigen Betriebsspannungen.

Volladdiererzelle

Die Funktion einer Volladdiererzelle VA kann durch zwei Schwellenwertgleichungen ausgedrückt werden. Als Eingangspo- tentiale liegen an der Volladdiererzelle VA ein erstes Sum¬ manden-Bit Vgl, ein zweites Summanden-Bit Vg2 und ein Über¬ trags-Bit einer vorangehenden Partialsumme VQS ^an - ^A ls Aus¬ gangssignale stellt die in Figur 3 beschriebene Volladdierer¬ zelle VA folgende Signale zur Verfügung: Ein erstes Ausgangs- Übertrags-Bit ül, ein negiertes erstes Ausgangs-Übertrags-Bit ül, ein erstes Ausgangs-Summen-Bit sl und ein negiertes er¬ stes Ausgangs-Summen-Bit sl (vgl. Figur 3).

Die in Figur 3 beschriebene Volladdiererzelle VA hat folgen¬ den Aufbau:

Eine erste Transistoreinheit TEl, die denselben prinzipiellen Aufbau hat wie die Transistoreinheit TE, ist zur Realisierung der Volladdiererzelle VA aufgebaut aus einem zehnten MOS- Feldeffekttransistor MIO, einen elften MOS- Feldeffekttransistor Mll, und einem zwölften MOS- Feldeffekttransistor M12.

Die Zahlenwerte direkt an den MOS-Feldeffekttransistoren ge¬ ben jeweils das Kanalweiten/Kanallängen-Verhältnis des jewei¬ ligen MOS-Feldeffekttransistors bezogen auf eine Mini alwei- te/Minimallänge an.

Das erste Summanden-Bit Vgl liegt an dem zehnten MOS- Transistor MIO an und steuert einen zehnten Querstrom Iio- Ein durch den elften MOS-Transistor Mll fließender elfter Querstrom In wird durch das zweite Summanden-Bit Vg2 gesteu¬ ert. Durch den vom Übertragsbit einer vorangehenden Partial- summe Vςs gesteuerten zwölften Transistor M12 fließt ein zwölfter Querstrom I12• Die Drainanschlüsse der MOS- Feldeffekttransistoren MIO, Mll und M12 sind miteinander ge- koppelt, sodaß ein erster Gesamtstrom I1 _. 3 sich ergibt aus der Summe des zehnten Querstroms IiO des elften Querstroms In und des zwölften Querstroms I12•

Die Summe der Eingangspotentiale Vgi, Vg2 VQS repräsentiert einen ersten Term (Sl + S2 + CS) einer ersten Schwellenwert- gleichung zur Berechnung des ersten Ausgangs-Übertrags-Bits ül. Die Eingangspotentiale Vgl, Vg2 Vςg repräsentieren je¬ weils einen Summanden entsprechend den gewählten Bezeichnun¬ gen des ersten Terms der ersten Schwellenwertgleichung. Die gesamte erste Schwellenwertgleichung zur Berechnung des er¬ sten Ausgangs-Übertrags-Bits ül der Volladdiererzelle VA hat folgenden Aufbau:

Sl + S2 + CS > 1 , 5 <=> ül = 1

Ein zweiter Term der ersten Schwellenwertgleichung mit dem Wert 1,5 wird durch einen diesen Wert repräsentierenden er¬ sten Referenzstrom IRI, der durch einen ersten Referenztran¬ sistor Rl fließt, gebildet. Der erste Referenztransistor Rl bildet eine erste Referenzeinheit RE1, entsprechend der Refe¬ renzeinheit RE (vgl. Figur 1) . Ein Gate-Anschluß des ersten Referenztransistors Rl ist mit dem zweiten Betriebspotential VDD verbunden. Ein Anschluß 50 des ersten Referenztransistors Rl ist mit dem Massepotential gekoppelt.

Der erste Gesamtstrom I13 fließt zum Zeitpunkt der Bewertung über einen ersten Eingang El einer ersten Bewertungseinheit BEI, die denselben Aufbau hat wie die Bewertungseinheit BE, in die erste Bewertungseinheit BEI. Der erste Referenzstrom IRI fließt zum Zeitpunkt der Bewertung über einen zweiten Eingang E2 der ersten Bewertungseinheit BEI ebenso in die er- ste Bewertungseinheit BEI , sodaß bei aktivierter erster Be¬ wertungseinheit BEI der Vergleich des ersten Gesamtstroms I ₁₃ mit dem ersten Referenzstrom IRI stattfindet.

Das erste Ausgangs-Übertrags-Bit ül an einem ersten Ausgang ABEl der ersten Bewertungseinheit BEI ist dann und nur dann logisch 1, wenn die erste Schwellenwertgleichung erfüllt ist. In diesem Fall ist das negierte erste Ausgangs-Übertrags-Bit ül, das an einem zweiten Ausgang ABE2 der ersten Bewertungs- einheit BEI anliegt, logisch 0.

Ist die erste Schwellenwertgleichung nicht erfüllt, so ist das erste Ausgangs-Übertrags-Bit ül logisch 0 und das negier¬ te erste Ausgangs-Übertrags-Bit ül logisch 1.

Da die erste Bewertungseinheit BEI stromlos wird, wenn sie in einen stabilen Zustand gekippt ist, kann eine zweite Bewer¬ tungseinheit BE2, ebenso gleichen Aufbaus wie die Bewertungs-

einheit BE, zur Berechnung des ersten Ausgangs-Summen-Bits sl und des negierten ersten Ausgangs-Summen-Bits sl mit der er¬ sten Transistoreinheit TEl, die mit dem ersten Eingang E3 der zweiten Bewertungseinheit BE2 gekoppelt ist, betrieben wer- den, mit der die erste Bewertungseinheit BEI an dem ersten Eingang El der ersten Bewertungseinheit BEI beschaltet ist. Dazu ist es nötig, die erste Bewertungseinheit BEI und die zweite Bewertungseinheit BE2 so zu steuern, daß eine Rück¬ setzeinheit der zweiten Bewertungseinheit BE2 die zweite Be- wertungseinheit BE2 erst dann zurücksetzt und anschließend aktiviert, wenn die erste Bewertungseinheit BEI in einen sta¬ bilen Zustand gekippt ist, also das erste Ausgangs-Übertrags- Bit ül stabil anliegt, d. h. es dürfen zu keinem Zeitpunkt die erste Bewertungseinheit BEI und die zweite Bewertungsein- heit BE2 gleichzeitig aktiv sein. Dies stellt allerdings kei¬ ne Einschränkung der Volladdiererzelle dar, da zur Bewertung der zweiten Schwellenwertgleichung das erste Ausgangs- Übertrags-Bit ül ohnehin stabil anliegen muß. Dies ist not¬ wendig, da es direkt in die zweite Schwellenwertgleichung eingeht.

Dies ermöglicht eine erhebliche Verringerung der Anzahl benö¬ tigter Transistoren womit natürlich auch die benötigte Chi- pläche für den jeweiligen Grundbaustein reduziert wird, da die erste Transistoreinheit TEl nur einmal für die erste Be¬ wertungseinheit BEI und die zweite Bewertungseinheit BE2 ver¬ wendet wird.

Wenn die erste Bewertungseiheit BEI in einen stabilen Zustand gekippt ist, fließt der erste Gesamtstrom I13 zum Zeitpunkt der Bewertung in der zweiten Bewertungseinheit BE2 über den ersten Eingang E3 der zweiten Bewertungseinheit BE2 durch die zweite Bewertungseinheit BE2 zur Bildung des ersten Ausgangs- Summen-Bits sl.

Die Summe der Eingangspotentiale Vsi, V≤ ₂ Vcs repräsentiert in diesem Zusammenhang einen ersten Term (Sl + S2 + CS) einer

zweiten Schwellenwertgleichung zur Berechnung des ersten Aus¬ gangs-Summen-Bits sl. Die Eingangspotentiale Vgl, Vg2, cs repräsentieren jeweils einen Summanden entsprechend den ge¬ wählten Bezeichnungen des ersten Terms der zweiten Schwellen¬ wertgleichung. Die gesamte zweite Schwellenwertgleichung zur Berechnung des ersten Ausgangs-Summen-Bits sl der Vollad¬ diererzelle VA hat folgenden Aufbau:

Sl + S2 + CS > 0,5 + 2 * ül = sl = 1

Ein zweiter Term der zweiten Schwellenwertgleichung mit dem Wert (0,5 + 2*ü) wird durch einen diesen Wert repräsentieren¬ den zweiten Referenzstrom IR2 gebildet. Das bedeutet, daß der zweite Referenzstrom IR2 für die zweite Bewertungseinheit BE2 keine feste Größe ist, sondern vom Ergebnis der Bewertung der ersten Bewertungseinheit BEI abhängt. In diesem Zusammenhang, also zur Bildung des ersten Ausgangs-Summen-Bits sl, weist die Referenzeinheit RE aus Figur 1 in Figur 3 einen zweiten Referenztransistor R2 und einen dritten Referenztransistor R3 auf, wobei ein durch den zweiten Referenztransistor R2 flie¬ ßender Querstrom IR22 den zweifachen Wert des ersten Aus- gangs-Übertrags-Bits ül, also 2*ül repräsentiert. Ein Quer¬ strom IR21/ der durch den dritten Referenztransistor R3 fließt, repräsentiert den Wert 0,5. Damit repräsentiert der zweite Referenzstrom IR2 den zweiten Term der zweiten Schwel- lenwertgleichung (0,5 + 2 * ül) .

Die Drain-Anschlüsse des zweiten Referenztransistors R2 und des dritten Referenztransistors R3 und ein zweiter Eingang E4 der zweiten Bewertungeinheit BE2 sind verbunden. Ein Gate- Anschluß des zweiten Referenztransistors R2 ist mit dem er¬ sten Ausgang der ersten Bewertungseinheit BEI verbunden. Durch die Dimensionierung des zweiten Referenztransistors R2 erfährt das erste Ausgangs-Übertrags-Bit ül die notwendige Gewichtung mit dem Faktor 2. Ein Anschluß 51 des zweiten Re¬ ferenztransistors R2 ist- ^" ebenso mit dem Massepotential gekop¬ pelt wie ein Anschluß 52 des dritten Referenztransistors R3.

Der Gate-Anschluß des dritten Referenztransistors R3 ist mit dem zweiten Betriebspotential VDD verbunden.

Der erste Gesamtstrom I3 _. 3 fließt zum Zeitpunkt der Bewertung innerhalb der zweiten Bewertungseinheit BE2 über einen ersten Eingang E3 der zweiten Bewertungseinheit BE2 in die zweite Bewertungseinheit BE2. Der zweite Referenzstrom IR2 fließt zum Zeitpunkt der Bewertung innerhalb der zweiten Bewertungs¬ einheit BE2 über einen zweiten Eingang E4 der zweiten Bewer- tungseinheit BE2 ebenso in die zweite Bewertungseinheit BE2, sodaß bei aktivierter zweiter Bewertungseinheit BE2 der Ver¬ gleich des ersten Gesamtstroms I13 mit dem zweiten Referenz¬ strom IRI stattfindet.

Das erste Ausgangs-Summen-Bit sl an einem ersten Ausgang ABE3 der zweiten Bewertungseinheit BE2 ist dann und nur dann lo¬ gisch 1, wenn die zweite Schwellenwertgleichung erfüllt ist. In diesem Fall ist das negierte erste Ausgangs-Summen-Bit sl logisch 0.

Ist die zweite Schwellenwertgleichung nicht erfüllt, so ist das erste Ausgangs-Summen-Bit sl logisch 0 und das negierte erste Ausgangs-Summen-Bit sl logisch 1.

Wenn das erste Summanden-Bit Vgl, das zweite Summanden-Bit Vg2 und das Übertrags-Bit einer vorangehenden Partialsumme ^V CS gleichzeitig nach einer Bewertung mit dem Ergebnis «1=0 an dem zweiten Ausgang ABE2 der ersten Bewertungseinheit BEI und/oder mit dem Ergebnis sl = 0 an einem zweiten Ausgang ABE4 der zweiten Bewertungseinheit BE2 auf ein Potential mit dem Wert 0 schalten, so kann der Fall auftreten, daß der zweite Ausgang ABE2 der ersten Bewertungseinheit BEI, der erste Ein¬ gang El der ersten Bewertungseinheit BEI, der zweite Ausgang ABE4 der zweiten Bewertungseinheit BE2 und der erste Eingang E3 der zweiten Bewertungseinheit BE2 zu schwebenden Knoten, d.h. floatend, werden.

Da der zweite Ausgang ABE2 der ersten Bewertungseinheit BEI und der zweite Ausgang ABE4 der zweiten Bewertungseinheit BE2 in der Volladdiererzelle VA zur Realisierung der Vollad¬ diererzelle VA nicht weiter verwendet werden, wirkt sich die- ser Fall aber nicht auf die Funktionsweise der Volladdierer¬ zelle VA aus. Sofern aber Probleme z. B. durch kapazitive Einkopplungen an diesen Knoten, die zu einer Änderung der Be¬ wertungsergebnisse führen könnten, nicht ausgeschlossen wer¬ den können, kann dieser Situation dadurch Abhilfe geschaffen werden, indem die erste Transistoreinheit TEl um einen ersten Zusatztransitor Ll erweitert wird, über den in jedem Fall ei¬ ne niederohmige Verbindung des ersten Eingangs El der ersten Bewertungseinheit BEI und des ersten Eingangs E3 der zweiten Bewertungseinheit BE2 zum Massepotential geschaffen wird und somit die Ladungen des schwebenden Knotens abfließen können. Der erste Zusatztransitor Ll kann z.B. ein auf das Minimal¬ weiten/Minimallängen-Verhältnis bezogenes Kanalwei¬ ten/Kanallängen-Verhältnis mit dem Wert 1 aufweisen. Ein Drain-Anschluß des ersten Zusatztransitors Ll ist mit den Drain-Anschlüssen der anderen in der ersten Transistoreinheit TEl enthaltenen Transistoren verbunden. Der Gate-Anschluß des ersten Zusatztransitors Ll ist gekoppelt mit dem zweiten Be- triebspotential VDD-

Durch die im vorigen beschrieben Maßnahme wird der erste Ge¬ samtstrom I1 zum Zeitpunkt der Bewertung in der ersten Be¬ wertungseinheit BEI bzw. ein zweiter Gesamtstrom I1.4 zum Zeitpunkt der Bewertung in der zweiten Bewertungseinheit BE2 erhöht. Damit die Bewertung trotzdem weiter das richtige Ver- gleichsergebnis ergibt, müssen in diesem Fall auch der erste Referenzstrom IRI und der zweite Referenzstrom IR2 in demsel¬ ben Maß erhöht werden. Dies kann z.B. erreicht werden durch eine Änderung der Dimensionierung des ersten Referenztransi¬ stors Rl und des dritten Referenztransistors R3 in der ent- sprechenden Weise.

Multipliziererzelle

Die Funktion einer Multipliziererzelle MUL kann ebenfalls durch zwei Schwellenwertgleichungen ausgedrückt werden. Als Eingangspotentiale liegen an der Multipliziererzelle MUL ein Multiplikator-Bit V _a χ, ein Multiplikanden-Bit V _a 2 ein Summen- Bit einer vorangehenden Partialsumme V^ und ein Übertrags-Bit einer vorangehenden Partialsumme Vc an. Als Ausgangssignale stellt die in Figur 4 beschriebene Multipliziererzelle MUL folgende Signale zur Verfügung. Ein zweites Ausgangs- Übertrags-Bit ü2, ein negiertes zweites Ausgangs-Übertrags- Bit ü2, ein zweites Ausgangs-Summen-Bit s2 und ein negiertes zweites Ausgangs-Summen-Bit s2 (vgl. Figur 4).

Die in Figur 4 beschriebene Multipliziererzelle MUL hat den prinzipiell gleichen Aufbau wie die im vorigen beschriebene Volladdiererzell VA (vgl. Figur 3). Die zwei Schwellenwert¬ gleichungen der Multipliziererzelle MUL haben jedoch einen anderen Aufbau.

Eine dritte Schwellenwertgleichung, die zur Berechnung des zweiten Ausgangs-Übertrags-Bits ü2 sowie des negierten zwei¬ ten Ausgangs-Übertrags-Bits ü2 vorgesehen ist, hat folgenden Aufbau:

(aι + a ₂ ) + 2 * b + 2 * c > 3,5.

Das zweite Ausgangs-Übertrags-Bits ü2 ist dann und nur dann logisch 1, wenn die dritte Schwellenwertgleichung eine wahre Aussage liefert.

Eine vierte Schwellenwertgleichung, die zur Berechnung des zweiten Ausgangs-Summen-Bits s2 sowie des negierten zweiten Ausgangs-Summen-Bits s2 vorgesehen ist, hat folgenden Auf- bau:

(ai + a ₂ ) + 2 * b + 2 * c > 1,5 + 4 * ü.

Das zweite Ausgangs-Summen-Bit s2 ist dann und nur dann lo¬ gisch 1, wenn die vierte Schwellenwertgleichung eine wahre Aussage liefert.

In den zwei obigen Formeln sind jeweils die Bezeichnungen der Variablen entsprechend den Bezeichnungen der Eingangspoten¬ tiale der Multipliziererzelle MUL gewählt.

Um die dritte Schwellenwertgleichung und die vierte Schwel¬ lenwertgleichung zu realisieren, ist es nötig, eine zweite Transistoreinheit TE2, eine dritte Referenzeinheit RE3 und eine vierte Referenzeinheit RE4 im Vergleich zur Vollad¬ diererzelle VA, so umzugestalten, daß die die dritte Schwel- lenwertgleichung und die vierte Schwellenwertgleichung reprä¬ sentiert werden. Dazu ist es z.B. notwendig, einen weiteren Transistor in die zweite Transistoreinheit TE2 hinzuzufügen, damit die bei der Multipliziererzelle MUL benötigten vier Eingangspotentiale angelegt werden können. Auch die Dimensio- nierungen der Transitoren der zweiten Transistoreinheit TE2 müssen der dritten Schwellenwertgleichung und der vierten Schwellenwertgleichung angepaßt werden, z.B. durch Änderung der auf das Minimalweiten/Minimallängen-Verhältnis bezogenen Kanalweiten/Kanallängen-Verhältnisse der einzelnen Transisto- ren der zweiten Transistoreinheit TE2.

Somit weist die zweite Transistoreinheit TE2 die folgenden MOS-Feldeffekttransistoren auf:

• Ml, durch den zum Zeitpunkt der Aktivierung der Bewertungs- einheiten ein dritter Querstrom I3 fließt, der in seinem

Wert das Multiplikator-Bit V _a ι repräsentiert,

• M2, durch den zum Zeitpunkt der Aktivierung der Bewertungs¬ einheiten ein vierter Querstrom I4 fließt, der in seinem Wert das Multiplikanden-Bit V _a 2 repräsentiert, • M3, durch den zum Zeitpunkt der Aktivierung der Bewertungs¬ einheiten ein fünfter Querstrom I5 fließt, der in seinem

Wert das Summen-Bit einer vorangehenden Partialsumme Vfc multipliziert mit einem Faktor 2 repräsentiert und • M4, durch den zum Zeitpunkt der Aktivierung der Bewertungs¬ einheiten ein sechster Querstrom Iζ fließt, der in seinem Wert das Übertrags-Bit einer vorangehenden Partialsumme Vς multipliziert mit einem Faktor 2 repräsentiert.

Die Querströme I3, I4, I5 und Ig bilden zusammen einen zwei¬ ten Geεamtstrom I7, der über einen ersten Eingang E5 einer dritten Bewertungseinheit BE3 bei der Aktivierung in die dritte Bewertungseinheit BE3 fließt, die zur Bildung des zweiten Ausgangs-Übertrags-Bit ü2 vorgesehen ist. Wenn das zweite Ausgangs-Übertrags-Bit ü2 stabil anliegt, sollte eine vierte Bewertungseinheit BE4 zurückgesetzt und wieder akti- viert werden, die zur Bildung des zweiten Ausgangs-Summen- Bits s2 vorgesehen ist. Zu diesem Zeitpunkt ist die dritte Bewertungseinheit BE3 stromlos und somit fließt der zweite Gesamtstrom I7 über einen ersten Eingang E5 der vierten Be¬ wertungseinheit BE4 in die vierte Bewertungseinheit BE4.

Ein dritter Referenzstrom IR3 sowie ein vierter Referenzstrom IR4 werden gebildet durch eine dritte Referenzeinheit RE3 und eine vierte Referenzeinheit RE4, die denselben prinzipiellen Aufbau haben wie die Referenzeinheit RE. Nur die Dimensionie- rung der Transistoren, die jeweils die dritte Referenzeinheit RE3 und die vierte Referenzeinheit RE4 bilden, wird so ange¬ paßt, daß der dritte Referenzstrom IR3 und der vierte Refe¬ renzstrom I 4 jeweils einen zweiten Term der dritten Schwel¬ lenwertgleichung und einen zweiten Term der vierten Schwel- lenwertgleichung repräsentieren.

Jede Funktionsgleichung, und damit jedes Logikelement, das durch mindestens eine Schwellenwertgleichung dargestellt wer¬ den kann, kann nach den im vorigen beschriebenen Prinzip rea- lisiert werden.

Figur 5 zeigt beispielsweise eine erfindungsgemäße Schal¬ tungsanordnung zur Realisierung eines Fünffach-ODER-Gatters.

Eine vorteilhafte Weiterbildung der erfindungsgemäßen Schal- tungsanordnung zur Realisierung einer binären Multiplizierer¬ zelle ist in Figur 6 dargestellt.

Die Transistoren Ml und M2 sind in der in Figur 6 beschriebe¬ nen erfindungsgemäßen Schaltungsanordnung nicht parallel ge- schaltet, sondern in Reihe, so daß sie in einem Strompfad liegen. Durch diesen Strompfad fließt ein UND-Querstrom Ißo- Der UND-Querstrom 160 fließt nur dann, wenn sowohl das Multi¬ plikator-Bit V _a ι als auch das Multiplikanden-Bit V _a 2 logisch 1 sind. Dies entspricht der Realisierung der in einer binären Multipliziererzelle benötigten UND-Verknüpfung. Die Dimensio¬ nierung der MOS-Feldeffekttransistoren Ml, M2, M3 und M4 muß so ausgelegt sein, daß die durch die MOS- Feldeffekttransistoren Ml, M2, M3 und M4 fließenden Querströ¬ me den ersten Term der ersten Schwellenwertgleichung reprä- sentieren.

Dies kann z.B. dadurch erreicht werden, daß das Kanalwei¬ ten/Kanallängen-Verhältnis der MOS-Feldeffekttransistoren Ml und M2 bezogen auf eine Minimalweite/Minimallänge den Wert 2 hat, und das Kanalweiten/Kanallängen-Verhältnis bezogen auf eine Minimalweite/Minimallänge den Wert der MOS- Feldeffekttransistoren M3 und M4 den Wert 1 zugeordnet bekom¬ men.

Entsprechend muß auch das Kanalweiten/Kanallängen-Verhältnis des MOS-Feldeffekttransistors der dritten Referenzeinheit RE3 auf den Wert 1,5 dimensioniert werden. Die Dimensionierungen der weiteren MOS-Feldeffekttransistoren sind in Figur 6 ange¬ geben, wobei die Zahlenwerte direkt an den MOS- Feldeffekttransistoren jeweils das Kanal eiten/Kanallängen- Verhältnis des jeweiligen MOS-Feldeffekttransistors bezogen auf eine Minimalweite/Minimallänge angeben.

Ein Vorteil der Weiterbildung der in Figur 6 beschriebenen erfindungsgemäßen Schaltungsanordnung besteht darin, daß der zweite Gesamtstrom 17 um den Faktor 2 verringert wurde, sodaß die MOS-Feldeffekttransistoren der erfindungsgemäßen Schal¬ tungsanordnung kleiner dimensioniert werden können (vgl. Fi¬ gur 6) .

Somit ergibt sich bei dieser Dimensionierung eine Verringe- rung des Platzbedarfs und eine Reduktion der Verlustleistung der Multipliziererzelle.

Außerdem sind die zu detektierenden relativen minimalen Stromdifferenzen um den Faktor 2 größer geworden, was die Schwellenwertbedingung entschärft.

Für den Einsatz der im vorigen beschriebenen Multiplizierer¬ zelle in Feldmultiplizierern mit Pipelining ist nun folgendes zu beachten: Das zweite Ausgangs-Übertrags-Bit ü2 wird sta- bil, nachdem die Rücksetzeinheit R der dritten Bewertungsein¬ heit BE3 aus dem leitenden Zustand wieder in den sperrenden Zustand versetzt wird. Die Rücksetzeinheit R der vierten Be¬ wertungseinheit BE4 darf erst dann aus dem leitenden Zustand wieder in den sperrenden Zustand versetzt werden, wenn das zweite Ausgangs-Übertrags-Bit ü2 stabil ist. Für die gesamte Dauer der Berechnung müssen außerdem alle Eingangssignale stabil anliegen. Es bietet sich also an, die Eingangssignale mit einem Taktsignal clkl an die Gateanschlüsse der MOS- Feldeffekttransistoren der zweiten Transistoreinheit TE2 an- zulegen. Ebenso sollte das Taktsignal clkl auch an die Rück¬ setzeinheit R der dritten Bewertungseinheit BE3 angelegt sein. Bei den Eingangssignalen ist zu beachten, daß diese den vollen Spannungshub haben müssen, da der Vergleich mit einer Referenzspannung erfolgt. Daher sollten Transfergatter für das Anlegen der Eingangssignale verwendet werden. Beim Anle¬ gen der EingangsSignale über einzelne Transfertransistoren wird der Spannungshub um ein Einsatzpotential vermindert. Das

zweite Ausgangs-Übertrags-Bit ü2 und das zweite Ausgangs- Summen-Bit s2 können instabil werden, wenn bei der binären Multipliziererzelle für nichtinvertierte Eingangssignale alle Eingangssignale auf 0 Volt liegen und das invertierte Aus- gangssignal der zuletzt durchgeführten Bewertung auf 0 Volt war oder wenn bei einer binären Multipliziererzelle für in¬ vertierte Eingangssignale (vgl. Figur 9) alle Eingangssignale auf dem zweiten Betriebspotential V D liegen und das inver¬ tierte Ausgangssignal der zuletzt vorher durchgeführten Be- wertung auf dem zweiten Betriebspotential VDD war. Davon sind bei der Multipliziererzelle für nicht invertierte Eingangs¬ signale vor allem die invertierten Ausgänge und bei der Zelle für invertierte Eingangssignale vor allem die nicht inver¬ tierten Ausgänge betroffen. Die Ausgangssignale sollten also nach Möglichkeit abgetastet werden, bevor die Eingangssignale wechseln.

Der Einsatz der vorgestellten Zelle in Feldmultiplizierern mit Pipelining ist einfach, wenn drei nicht überlappende TaktSignale clkl, clk2, clk3 zur Verfügung stehen. Das erste Taktsignal clkl kann das Anlegen der Eingangssignale und den Rücksetzvorgang für die Bildung des zweiten Ausgangs- Übertrags-Bits ü2 bewirken, ein zweites Taktsignal clk2 setzt die vierte Bewertungseinheit BE4 für die Bildung des zweiten Ausgangs-Summen-Bits s2 zurück und ein drittes Taktsignal clk3 sorgt für die Auskopplung der AusgangsSignale und damit für das Anlegen der Eingangssignale an die nächste Multipli¬ ziererzelle. Üblicherweise stehen in heutigen Schaltungen mit Pipelining aber nur zwei nicht überlappende Takte clkl und clk2 und eventuell die dazu inversen Takte nclkl und nclk2 zur Verfügung. Unter diesen Umständen kann folgende Lösungs¬ möglichkeit verwendet werden.

Wenn die Eingangssignale mit dem Taktsignal clkl und die Rücksetzeinheit R der dritten Bewertungseinheit B3 ebenso mit dem ersten Taktsignal clkl angesteuert werden, so kann das zweite Ausgangsübertragsbit bereits mit dem zweiten Taktsi-

gnal clk2 an eine andere Zelle angelegt werden. Daher eignet sich diese Zelle besonders für schnelle Feldmultiplizierer mit Carry-Ripple-Addition der Partialprodukte. Da die Ein¬ gangssignale während der aktiven Phase des zweiten Taktsi- gnals clk2 noch stabil sind, kann sowohl das zweite Ausgangs- Übertrags-Bit ü2 als auch das negierte zweite Ausgangs- Übertrags-Bit U2 sicher ausgekoppelt werden. Das Multiplika¬ tor-Bit V _a ι -muß in einer solchen, in Figur 8 beschriebenen Carry-Ripple-Architektur durch ein Latch verzögert werden. Da invertierende Latches einfacher zu realisieren sind als nicht invertierende, bietet es sich an, das negierte zweite Aus¬ gangs-Übertrags-Bit Ül auszukoppeln. Aus diesen Überlegungen ergeben sich auch Anforderungen an das Verzögern des Multi¬ plikanden-Bits V _a2 • Das Multiplikanden-Bit V _a 2 muß mit drei Latches verzögert werden und kann ebenfalls invertiert ge¬ nutzt werden (vgl. Figur 8).

In Figur 10 ist eine erfindungsgemäße Schaltungsanordnung ei¬ ner Multipliziererzelle mit Carry-Save-Addition der Partial- produkte dargestellt. Auch diese Multipliziererzelle kann vorteilhaft in einem Feldmultiplizierer mit Pipelining einge¬ setzt werden.

Die in Figur 8 mit MULT bezeichneten Schaltungsblöcke reprä- sentieren jeweils die in Figur 7 dargestellte Multiplizierer¬ zelle für nicht invertierte Eingangssignale.

Die mit NMULT bezeichneten Schaltungsblöcke repräsentieren eine Multipliziererzelle für invertierte Eingangssignale die man erhält durch Vertauschen der n-Kanal-MOS- Feldeffekttransistoren mit p-Kanal-MOS-Feldeffekttransistoren und durch Vertauschen der p-Kanal-MOS-Feldeffekttransistoren mit n-Kanal-MOS-Feldeffekttransistoren bis auf die Transisto¬ ren, die als Rücksetzeinheiten verwendet werden.

Hierbei bilden ein erstes Least-Significant-Bit 111 und ein erstes Daten-Bit NI12 ein erstes Datenwort und ein zweites

Least-Significant-Bit 121 und ein zweites Daten-Bit 122 ein zweites Datenwort. Durch den dargestellten Feldmultiplizierer wird das erste Datenwort mit dem zweiten Datenwort multipli¬ ziert. Das Ergebnis der Multiplikation wird durch Ergebnis- Bits NS3, S2, Sl, und SO repräsentiert, wobei das Symbol N in diesem Zusammenhang das entsprechende Bit in negierter Form beschreibt. So bezeichnet also NS3 das invertierte Ergebnis- Bit S3.

Das dargestellte Prinzip des Feldmultiplizierers ist für je¬ den Fachmann leicht auf jede beliebige Datenwortbreite erwei¬ terbar.

Ein Symbol o, das zu Beginn einer Signalbezeichnung geschrie- ben ist, bezeichnet ein Ausgangssignal des jeweiligen Schal¬ tungsblocks MULT oder NMULT. So bezeichnet z. B. oal ein das Multiplikator-Bit al repräsentierendes Ausgangssignal eines Schaltungsblocks.

Ein Symbol n, das zu Beginn einer Signalbezeichnung geschrie¬ ben ist, bezeichnet das entsprechende Signal in negierter Form. So bezeichnet z. B. onal ein das negierte Multiplika¬ tor-Bit al repräsentierendes negiertes Ausgangssignal eines Schaltungsblocks.

Wie in Figur 11a dargestellt ist, ist das Multiplikator-Bit al außerdem durch ein Latch entsprechend Figur 7 verzögert.

Auch das Signal ona2 ergibt sich durch mehrfache Verzögerung durch mehrere Latches aus dem Multiplikanden-Bit a2 (vgl. Fi¬ gur 11b) .

Das Signal oa2 ergibt sich in der in Figur 11c dargestellten Weise.

Zu beachten ist, daß negierte Ausgänge eines Schaltungsblocks mit negierten Eingängen eines weiteren Schaltungsblocks ge¬ koppelt sind.

Nicht-negierte Ausgänge eines Schaltungsblocks sind ebenso mit nicht-negierten Eingängen eines weiteren Schaltungsblocks gekoppelt.