Die Erfindung betrifft eine Datenkompressionseinrichtung zum Übertragen von Daten mit einem Register zur Aufnahme von ei¬ ner Informationseinheit von Eingangsdaten, einer Wandlerein¬ richtung zum Umformen der Daten und einem Ausgang für die umgeformten Daten, einer Steuerung, einem mit dem Ausgang des Registers verbundenen Komparator und einem von diesem angesteuerten Zähler. Ferner betrifft die Erfindung eine zu¬ gehörige Datenexpandiereinrichtung zum Übertragen von über einen Eingang eingegebener Daten mit einem Register zur Auf¬ nahme von einer Informationseinheit von Daten, einer Wandlereinrichtung zum Umformen der Daten und einem Ausgang für die umgeformten Daten, und einer Steuerung, wobei ein mit dem Eing-ang verbundener Zähler vorgesehen ist und die Steuerung so ausgebildet ist, daß eine über den Ein¬ g-ang eingegebene Informationseinheit, die kein entspre¬ chendes Kennbit aufweist, dem Ausgang zugeführt wird, und bei Auftreten eines entsprechenden Kennbits die Informations¬ einheit in den Zähler gegeben, und so oft dem Ausgang unter gleichzeitigem Weiterschalten des Zählers um jeweils Eins eine Informationseinheit zugef hrt wird, bis der Zählerstand

einen vorgegebenen Zählwert annimmt. Schließlich bezieht sich, die Erfindung auf ein Datenübertragungssystem mit einem ein- gangsseitig angeordneten Datenwandler, einem empfangsseiti- gen Datenwandler und einer Übertragungsstrecke dazwischen bzw. ein Datenübertragungssystem mit einem einen Eingang und einen Ausgang aufweisenden Datenspeicher.

In der DE-OS 27 23 523 wird ein Verfahren und eine Einrich¬ tung zur Kompression und Dekompression von zu speichernden Digitaldaten beschrieben. Bei dem dort beschriebenen Verfah¬ ren ist jedoch zur Kompression bzw. Dekompression ein kompli¬ ziert aufgebautes Identifikationsfeld im Datenspeicher not¬ wendig.

Aus der europäischen Offenlegungsschrift A 1-0012173 ist ei¬ ne Datenkompressionseinrichtung der eingangs beschriebenen Art bekannt, bei der zum Reduzieren von Speicher- bzw. Über¬ tragungskosten die Auflösung eines zu übertragenden Bildes vermindert wird. Dadurch wird auch die dieses veränderte Bild beschreibende Informationsmenge verkleinert, so daß die Spei¬ cher- bzw. die Übertragungskosten aufgrund der kleineren Da¬ tenmenge vermindert werden. Dabei ist es aber nicht möglich, empfangsseitig bzw. .am Ausgang des Speichers das Bild mit seiner ursprünglichen Auflösung zu reproduzieren.

Aufgabe der Erfindung ist es, eine Datenkompressionseinrich¬ tung bzw. eine zugehörige Datenexpandiereinrichtung sowie ein zugehöriges Datenübertragungssystem zu schaffen, mit de¬ nen es möglich wird, nicht nur die zu übertragende Datenmen¬ ge zum Einsparen von Speicher- bzw. Übertragungskosten zu verkleinern, sondern diese so zu verändern, daß auch aus der verkleinerten Datenmenge am Ausgang die -vollständige Daten-- menge mit ihrem ursprünglichen Informationsgehalt wiederher¬ stellbar ist.

Diese Aufgabe wird durch eine Datenkompressionseinrichtung der eingangs beschriebenen Art gelöst, welche gemäß der Er-, findung dadurch gekennzeichnet ist, daß der Komparator auf Gleichheit aller Daten der Informationseinheit prüft, und die Steuerung so ausgebildet ist, daß bei Nichtgleichheit der Inhalt des Registers dem Ausgang zugeführt und bei Gleichheit ein Kennbit erzeugt und der Zähler um Eins weiter¬ geschaltet wird, und der Zählerstand zusammen mit dem Kenn¬ bit dem Ausgang zugeführt wird, wenn zwei aufeinanderfolgen¬ de Informationseinheiten nicht übereinstimmen.

Die Datenexpandiereinrichtung ist gemäß der Erfindung dadurch gekennzeichnet, daß die Daten der Informationseinheit unter¬ einander alle gleich sind und daß die Informationseinheit bei Auftreten eines Kennbits von der Steuerung geliefert wird.

Ein Datenübertragungssystem mit einem eingangsseitig ange¬ ordneten Datenwandler, einem empfangsseitigen Datenwandler und einer Übertragungsstrecke dazwischen ist dadurch gekenn¬ zeichnet, daß der eingangsseitige Wandler eine Datenkom¬ pressionseinrichtung der oben beschriebenen Art und der Da¬ tenwandler eine Datenexpandiereinrichtung der oben beschrie¬ benen Art ist.

Das Datenübertragungssystem mit einem einen Eingang und einen Ausgang aufweisenden Datenspeicher ist dadurch ge¬ kennzeichnet, daß eingangsseitig eine Datenkompressions- einrichtung der oben beschriebenen Art und ausgangsseitig eine Datenexpandiereinrichtung der oben beschriebenen Art vorgesehen ist.

Weitere Merkmale und Zweckmäßigkei en der Erfindung erge¬ ben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild einer erfindungsgemäßen Daten¬ kompressionseinrichtung;

Fig. 2 ein Blockschaltbild einer erfindungsgemäßen Daten- expandiereinrichtung;

Fig. 3 ein Ausführungsbeispiel einer Schaltung der erfin¬ dungsgemäßen Datenkompressionseinrichtung;

Fig. 4 ein Ausführungs eispiel einer Schaltung der erfin- dungsgemäßen Datenexpandiereinrichtung;

Fig. .5 eine schematische Darstellung des Datenko pressions- und Datenexpansionsvorganges anhand eines Bei¬ spieles; Fig. 6 eine schematische Darstellung eines Anfangszustan- des der erfindungsgemäßen Datenkomprimiereinrich- tung nach Fig. 3;

Fig. 7 eine schematische Darstellung des Zustandes der erfindungsgemäßen Datenkomprimiereinrichtung nach Fig. 3 in der ersten Periode nach Fig. 5;

Fig. 8 eine schematische Darstellung des Zustandes der erfindungsgemäßen Datenkomprimiereinrichtung nach Fig. 3 zu Beginn der zweiten Periode nach Fig. 5;

Fig. 9 eine schematische Darstellung des Zustandes der erfindungsgemäßen Datenkomprimiereinrichtung nach Fig. 3 zu Beginn der dritten Periode nach Fig. 5;

Fig.10 eine schematische Darstellung des Zustandes der erfindungsgemäßen Datenkomprimiereinrichtung nach Fig. 3 zu Beginn der vierten Periode in Fig. 5;

Fig.11 eine schematische Darstellung des Zustandes der erfindungsgemäßen Datenkomprimiereinrichtung nach

Fig. 3 zu Beginn der fünften Periode nach Fig. 5;

Fig.12 eine schematische Darstellung des Zustandes der erfindungsgemäßen Datenkomprimiereinrichtung nach Fig. 3 zu Beginn der fünften Periode nach Fig. 5; Fig.13 eine schematische Darstellung des Zustandes der erfindungsgemäßen Datenkomprimiereinrichtung nach Fig. 3 zu Beginn der (5 + 126)ten Periode nach Fig. 5;

Fig.14 eine schematische Darstellung des Zustandes der erfindungsgemäßen Datenkomprimiereinrichtung nach

Fig. 3 zu Beginn der (5 + 126 + l)ten Periode nach Fig. 5;

Fig.15 eine schematische Darstellung des Zustandes der erfindungsgem.äßen Datenkomprimiereinrichtung nach Fig. 3 zu Beginn der (5 + 126 + 2)ten Periode nach

Fig. 5; und

Fig.16 eine schematische Darstellung des Zustandes der erfindungsgemäßen Datenkomprimiereinrichtung nach Fig. 3 zu Beginn der (5 + 126 + 3)ten Periode des

Beispieles nach Fig. 5j

Fig.17 Blockschaltbild einer weiteren Ausführungsform einer erfindungsgemäßen Datenkompressoreinrichtung; und

Fig.18 Blockschaltbild einer weiteren Ausführungsform einer erfindungsgem.äßen Datenexpandiereinrichtung.

In Fig. 1 ist ein Blockschaltbild .des erfindungsgemäßen Daten- kompressors 1 und in Fig. 2 ein Blockschaltbild des erfindungs gemäßen Datenexpanders 2 dargestellt. Der Datenkompressor 1 weist vier Schaltungsblöcke auf, nämlich einen Wandler 3, eine Ablaufsteuerung 4, ein Steuereingangsteil 5 und einen Speicher 6. Der Datenexpander 2 weist einen vergleichbaren- Aufbau mit ebenfalls vier Schaltungsblöcken auf, nämlich einen Wandler 7, eine Ablaufsteuerung 8, ein Steuereingangsteil 9 und einen Spe eher 10. Der Speicher 10 kann als ein vom Speicher 6 verschied ner Speicher oder auch als derselbe Speicher wie der Speicher ausgebildet sein. ^' . ^" Der Datenkompressor 1 besitzt einen ersten Eingang 11 für die zu komprimierenden Daten und einen zweiten Eingang 12 für das Einschaltsignal. Der Datenexpander 2 besitz einen Eingang 13 für das EinschaltSignal und einen Ausgang 14 für die auszugebenden Daten. Die Verbindung der einzelnen Scha tungsblöcke 3, 4, 5, 6 und 7, 8, 9, 10 untereinander ist in de Fig. 1 und 2 schematisch dargestellt und soll in Verbindung mi der detaillierten Beschreibung des Aufbaues der einzelnen Blöc im folgenden im Zus-ainmenhang mit der Beschreibung der Fig. 3 u 4 dargestellt werden.

Fig. 3 zeigt die Schaltung eines erfindungsgemäßen Datenkompre sors 1. Der Wandler 3 weist ein Schieberegister 15, einen Zähl 16 und einen Vergleicher 17 auf. Das Schieberegister 15 wird durch zwei Register 74 S 598 gebildet und besitzt acht Registe plätze mit acht parallelen Ausgängen 18, die hochohmig gemacht werden können. Zu diesem Zweck besitzt das Register einen erst Eingang 19. Zusätzlich erhält das Schieberegister 15 eine Pul up- und Pul-1-down-Möglichkeit. Das Register 15 weist ferner einen zweiten Eing-ang 20 auf, der den seriellen Dateneingang d Schieberegisters 15 bildet und einen mit dem ersten Eingang 11 des Datenkompressors 1 verbundenen Eingang zum ersten Register platz 21 bildet. Das Schieberegister 15 weist ferner noch eine Takteingang 22 auf. Anstelle über den seriellen Dateneingang 2 können die Eingangsdaten selbstverständlich auch über einen parallelen Dateneingang des Registers 15 zugeführt werden.

Der Zähler 16 wird durch ein Bauteil 74 AS 869 gebildet und besitzt acht parallel ladbare Speicherplätze. Dazu besitzt der Zähler 16 acht parallele Eingänge 23, von denen die ersten sie ben jeweils mit entsprechenden Registerplätzen des Schiebere- gisters 15 über die Ausgänge ^" 18 derart verbunden sind, daß der erste Registerplatz 21 mit einem ersten Speicherplatz 24 des Zählers 16, -der auf den ersten Registerplatz 21 folgende zweit Registerplatz mit dem auf den ersten Speicherplatz 24 folgende nächsten Speicherplatz verbunden ist usw.. Der achte Speicher- platz wird auf Null gesetzt. Die ersten sieben Speicherplätze des Zählers 16 sind parallel nach außen geführt und bilden ei Datenausgang 25 des Wandlers 3. Der Zähler 16 weist ferner ei jeweils nach außen geführten Ladeeingang 26, Zähleingang 27 u Takteingang 28 sowie einen ebenfalls nach außen geführten Aus gang 29 zum Anzeigen des Zählminimums, in diesem Falle des Zä wertes Null, auf.

Der Vergleicher 17 wird durch ein Bauteil 74 AS 866 gebildet und besitzt neun Vergleichereingänge 30 sowie einen Ausgang 3 für das Vergleichsergebnis. Die ersten acht der Eingänge 30 s jeweils mit einem entsprechenden Ausgang der acht parallelen Ausgänge 18 des- Schieberegisters 15 verbunden. Der übrige Ein gang der Vergleichereingänge- 30 ist mit dem Ausgang eines EXN Gliedes 32 verbunden, dessen einer Eingang mit dem Ausgang de auf den ersten Registerplatz 21 folgenden zweiten Register¬ platzes des Schieberegisters 15 verbunden ist und dessen ande Eingang in einer später beschriebenen Weise mit der Ablaufste rung 4 verbunden ist. Der Ausgang 31 ist ebenfalls nach außen geführt.

Der Ausgang des ersten Registerplatzes 21 ist ferner mit dem Ausgang eines open-collector-NAND-Gliedes 33 verbunden, desse erster Eingang 34 mit dem ersten Eingang 19 des Schieberegist

15 verbunden und nach außen geführt ist und dessen zweiter Eingang 35 in einer später zu beschreibenden Weise mit der Ablaufsteuerung 4 verbunden ist.

Der Speicher 6 besitzt acht parallele Dateneingänge 36, von denen die ersten sieben jeweils mit einem der sieben Datenaus¬ gänge 25 des Zählers 16 verbunden sind. Der achte' Dateneingang ist mit der Ablaufsteuerung in später zu beschreibender Weise verbunden. Der Speicher 6 weist ferner einen Schreib-/Leseein- gang 37 und einen Adresseneingang 38 für das Adressentrigger- signal auf. Der Speicher besitzt eine Mehrzahl von Adressen, in denen jeweils eine Informationseinheit z.B. in Form eines Bytes abspeicherbar ist, das von den Daten an den Dateneingän¬ gen 36 gebildet ist.

Das Steuereingangsteil 5 weist einen Taktgeber 39 und ein Schi beregister 40 auf. Der Eingang 41 des Taktgebers 39 ist mit de Ausgang eines OR-Gliedes 42 verbunden, dessen einer Eingang mi dem zweiten Eingang 12 des Datenkompressors 1 und dessen ande- re Eingang mit der Ablaufsteuerung 4 in einer später zu be¬ schreibenden Weise verbunden ist. Der Ausgang 43.des Taktgeber 39 ist mit dem Takteingang 22 des Schieberegisters 15, dem Tak eingang 28 des Zählers 16 sowie einem Takteingang 44 des Schie beregisters 40 verbunden. Der Taktgeber 39 wird durch ein Bau teil 74 S 132 gebildet und ist so ausgebildet, daß er bei An¬ legen eines Signales mit hohem Pegel am Eingang 12 Takte eine vorbestimmten regelbaren Frequenz, vorzugsweise zwischen 7 und 100 MHz und insbesondere etwa 20 MHz an seinem Ausgang 43 abgibt.

Das Schieberegister 40 wird durch zwei Register 74 95 gebil-, det und besitzt sieben aufeinanderfolgende Registerplätze mit jeweils einem Ausgang. Der Ausgang des siebten Registerplatze ist über eine Rückleitung 45 mit einem Dateneingang 46 zum er sten Registerplatz verbunden, so daß das Schieberegister 40 al

Ringzähler geschaltet ist. Der Ausgang 47 des ersten Register

Platzes, der Ausgang 48 des zweiten Registerplatzes und der Ausgang 49 des dritten Registerplatzes sind mit der Ablaufste rung 4 in später zu beschreibender Weise verbunden. Die Ausgä ge des vierten bis siebten Registerplatzes sind jeweils mit Eingängen eines NOR-Gliedes 50 verbunden, dessen Ausgang über eine Leitung 51 mit dem Schreib-/Leseeingang 37 des Speichers 6 verbunden ist. Das NOR-Glied wird von einem Bauteil 7425 ge bildet. Ferner sind die Ausgänge 48 und 49 jeweils mit Eingän gen eines OR-Gliedes 52 verbunden, dessen Ausgang über eine Leitung 53 mit dem Eingang 19 des Schieberegisters 15 und dem ersten Eingang 34 des NAND-Gliedes 33 verbunden ist. Das Schi beregister 40 ist ferner mit einem Setzeingang 54 verbunden, durch den das Schieberegister 40 parallel oder seriell auf 1000000 gesetzt werden kann.

Die Ablaufsteuerung weist ein Start-Stop-Register 55, ein Nul wertregister 56 und ein Kennwertregister 57 auf. Das Start-St Register 55 wird durch drei D-Flip-Flops E, E ¹ und E' ' gebild die durch Verbinden des Q-Ausganges des Flip-Flops E mit dem D-Eingang des Flip-Flops E ¹ sowie des Q-Ausganges des Flip-Fl E' mit dem D-Eing.ang des Flip-Flops E' ' zusammengeschaltet sind. In ähnlicher Weise wird das Kennwertregister 57 durch zwei D-Flip-Flops K* und K' ' gebildet, wobei der Q-Ausgang de K ¹ -Flip-Flops mit dem D-Eingang des K' '-Flip-Flops verbunden ist. Das Nullwertregister 56 wird durch ein einfaches D-Flip- Flop gebildet.

Die Register 55, 56, 57 weisen jeweils Rücksetzeingänge CP, Dateneingänge D, Preset-Eingänge pr und Ausgänge Q. und Q ^~ auf und sind folgendermaßen geschaltet:

Der D-Eingang 58 des Start-Stop-Registers 55 ist mit dem zwei ten Eingang 12 des Datenkompressors 1 und der CP-Eingang 59 der E-Flip-Flops sowie der CP-Eingang 60 des Nullwertregister

56 mit dem Ausg_ιng des fünften Registerplatzes des Schiebere- gisters 40 verbunden. Die CP-Eingänge 61, 62 des K ¹ - und K' '- Flip-Flops sind beide mit dem Ausgang des ersten Registerplat des Schieberegisters 40 verbunden. Der D-Eingang 63 des Null- wertregisters 56 ist mit dem Ausgang 29 des Zählers 16 und de D-Eingang 64 des K*-Flip-Flops des Kennwertregisters 57 zusam men mit dem pr-E-ingang des Nullwertregisters 56 mit dem Ausga eines NAND-Gliedes 66 verbunden. Das NAND-Glied 66 besitzt zw Eingänge 67, 68, von denen der .eine Eingang 67 mit dem Ausgan 31 des Vergleichers 17 verbunden ist. Der andere Eingang 68 ist über einen Inverter 69 mit dem Ausgang eines AND-Gliedes 70 mit zwei Eingängen verbunden, dessen einer Eingang mit dem Q-Ausgang 71 unter Zwischenschalten eines Inverters 72 und de sen anderer Eingang mit dem Q-Ausgang des E'-Flip-Flops verbu ist. Der Ausgang des AND-Gliedes 70 ist ferner mit einem Eing eines weiteren AND-Gliedes 73 verbunden, dessen .anderer Ein¬ gang mit dem Ausgang 49 des dritten Registerplatzes des Schie beregisters 40 und dessen Ausgang mit einem ersten Eingang eines OR-Gliedes 74 mit drei Eingängen verbunden ist. Der zwe te Eingang des OR-Gliedes 74 ist mit dem Ausgang eines AND- Gliedes 75 verbunden, dessen einer Eingang mit dem Ausgang 31 des Vergleichers 17 bzw. dem Eingang 67 des NAND-Gliedes 66 und dessen .anderer Eingang mit dem Ausgang 47 des ersten Re— gisterplatzes des Schieberegisters 40 verbunden ist. Der drit Eingang des OR-Gliedes 74 ist mit dem Ausgang eines AND-Glied 76 mit drei Eingängen verbunden, dessen einer Eingang mit dem Ausgang 49 des dritten Registerplatzes des Schieberegisters 40, dessen zweiter Eingang mit dem Q-Ausgang des K'-Flip-Flop des Kennwertregisters 57 und dessen dritter Eingang unter Zwi schenschaltung eines Inverters 77 mit dem Ausgang eines AND-

Gliedes 78 mit zwei Eingängen verbunden ist, dessen erster Ei gang mit dem Q-Ausgang des K* '-Flip-Flops des Kennwertregiste

57 und dessen zweiter Eingang mit dem Q-Ausgang des Nullwert-

registers 56 verbunden ist. Der Ausgang 79 des OR-Gliedes 74 ist mit dem Ladeeingang 26 des Zählers 16 verbunden.

Ferner ist ein AND-Glied 80 mit vier Eingängen vorgesehen, dessen erster Eingang mit dem Q-Ausgang des K'-Flip-Flops des Kennwertregisters 57, dessen zweiter Eingang mit dem Ausgang des AND-Gliedes 78, dessen dritter Eingang mit dem Ausgang ei NAND-Gliedes 81 und dessen vierter Eing-ang mit dem Ausgang 49 des dritten Registerplatzes des Schieberegisters 40 verbunden ist. Der Ausgang 82 des AND-Gliedes 80 ist mit dem Zähleingan 27 des Schieberegisters 16 verbunden.

Das NAND-Glied 81 besitzt drei Eingänge, von denen der eine mit dem Q-Ausgang des E'-Flip-Flops, der zweite mit dem Ausga des Inverters 71 und der dritte mit dem Q-Ausgang des K' '-Fli Flops des Kennwertregisters 57 unter Zwischenschalten eines Inverters 83 verbunden ist. Der Ausgang des NAND-Gliedes 81 ist mit einem von vier Eingängen eines NAND-Gliedes 84 verbun den, dessen weitere Eingänge mit dem Ausgang des AND-Gliedes 78 bzw. dem Q-Ausgang des K'-Flip-Flops und dem Ausgang eines

NAND-Gliedes 85 mit zwei Eingängen verbunden sind, dessen ein Eingang mit dem Q-Ausgang des E' '-Flip-Flops und dessen ander Ausgang mit dem Q-Ausgang des E'-Flip-Flops unter Zwischensch ten eines Inverters 86 verbunden ist. Der Ausgang des NAND- Gliedes 84 ist mit einem Eingang eines AND-Gliedes 87 mit dre Eingängen verbunden, dessen weitere Eingänge mit dem Ausgang 48 des zweiten Registerplatzes des Schieberegisters 40 bzw. mit dem Ausgang eines OR-Gliedes 88 mit zwei Eingängen verbun den ist, dessen einer Eingang mit dem Q-Ausgang des E''-Flip- Flops und dessen anderer Eingang mit dem Q-Ausgang des E'-Fli Flops verbunden ist. Der Ausgang 89 des AND-Gliedes 87 ist mi dem Adresseneingang 38 des Speichers 6 verbunden.

Ferner ist eine Leitung 90 vorgesehen, die den zweiten Eingan

des EXNOR-Gliedes 32 mit dem-Ausgang des NAND-Gliedes 88 ver¬ bindet, sowie eine Leitung 91, die den zweiten Eingang des open-collector-NAND-Gliedes 33 mit dem Ausgang des NAND-Gliede 81 verbindet. Eine weitere Leitung 92 verbindet den zweiten Ei gang des OR-Gliedes 42 mit dem Q-Ausgang des E' '-Flip-Flops. Das Start-Stop-Register 55 sowie das Kennwertregister 57 be¬ sitzen ferner jeweils clear-Eingänge 93, 94, die jeweils mit dem Ausgang des OR-Gliedes 42 verbunden sind.

Schließlich ist eine Leitung 92' vorgesehen, ^" die den Q-Aus- gang des K'-Flip-Flops des Kennwertregisters 57 mit dem ach¬ ten Eingang der Dateneingänge 36 des Speichers 6 verbindet.

Die OR-Glieder 42, 52 und 88 sind vorzugsweise jeweils durch ein Bauteil 74 S 32, die Inverter 69, 71, 77, 83 und 86 jeweil durch ein Bauteil 74 S 04 und die AND-Glieder 70, 73 und 78 durch jeweils ein Bauteil 74 S 08 realisiert. Für die beiden NAND-Glieder 66 und 85 findet vorzugsweise jeweils ein Bautei

74 S 10, für das NAND-Glied 81 ein Bauteil 74 S 10, für das NAND-Glied 84 das Bauteil 74 S 20, für das AND-Glied 87 ein B teil 74 LS 21 und für das AND-Glied 80 ein Bauteil 74 ALS 21

Verwendung. Das OR-Glied 74 in Verbindung mit den AND-Glieder

75 und 76 wird vorzugsweise durch ein Bauteil 74 S 64 reali¬ siert.

Der Aufbau eines erfindungsgemäßen Datenexpanders 2 soll im folgenden anhand des in Fig. 4 gezeigten Ausführungsbeispiele im Detail erläutert werden. Dabei werden Teile, die mit ent¬ sprechenden Teilen des Datenkompressors 1 identisch sind, mit den identischen Bezugszeichen versehen und es wird zur Beschr bung dieser Teile auf die entsprechende Beschreibung beim Da¬ tenkompressor verwiesen.

Der Speicher 10, bei dem es sich um einen von mehreren Kompre soren und Expandern und anderen Systemen gemeinsam benutzten Speicher handeln kann, besitzt acht parallel geschaltete Date ausgänge 95. Die ersten sieben dieser acht Ausgänge 95 sind

jeweils mit entsprechenden Registerplätzen 1 bis 7 des Schieb registers 15 und mit entsprechenden Speicherplätzen 1 bis 7 des Zählers 16 verbunden. Der achte Ausgang ist in einer spät zu beschreibenden Weise mit der Ablaufsteuerung 8 verbunden. Der achte Speicherplatz des Zählers 16 wird auf den Wert 1 ge¬ setzt. Der Zähler 16 wird als Aufwärts-Zähler verwendet und besitzt einen Ausgang 96 zur Anzeige des maximalen Zählerstan des. Der zweite Eingang 20 des Schieberegisters 15 ist auf Null gesetzt. Ferner besitzt das Schieberegister 15 zwei wei- tere Eingänge, nämlich einen Schiebeeingang 97 zum seriellen Schieben und einen Ladeeingang 98 zum parallelen Laden. Schließlich besitzt das Schieberegister 15 einen Ausgang 99 zum Ausgeben der Daten in serieller Form.

Das Steuereingangsteil 9 unterscheidet sich vom Steuereingang teil 5 des Datenkompressors 1 dadurch, daß der Ausgang 47 des ersten Registerplatzes des Schieberegisters" 40 nicht benötigt wird. Die Ausgänge 48, 49 des zweiten und dritten Register¬ platzes sind in später zu beschreibender Weise mit der Ablauf steuerung 8 verbunden. Die Registerplätze 4 bis 7 sind wieder über das NOR-Glied 50 und die Leitung 51 mit dem Leseeingang

37 des Speichers 10 verbunden. Ferner ist das OR-Glied 52 nic vorgesehen.

Die Ablaufsteuerung 8 weist vier Register auf, die jeweils durch ein einfaches D-Flip-Flop gebildet sind: ein Nachlade¬ register 100, ein Kennwertregister 101, ein Ladesperreregiste 102 und ein Adressensteuerregister 103. Jedes dieser Register 100, 102 und 103 besitzt einen CP-Eingang, einen Preset- Eingang pr, einen D-Eingang sowie einen Q- und einen Q~-Ausga Das Register 101 besitzt einen clear-Eingang cl, einen CP-Ei gang, einen D-Eingang sowie einen Q- und Q-Ausgang. Der CP-Eingang des Nachladeregisters 100 ist mit dem Ausgang 48 des zweiten Registerplatzes des Schieberegisters 40 und d CP-Eingang des Ladesperreregisters 102 mit dem Ausgang 49 de

dritten Registerplatzes des Schieberegisters 40 verbunden. Der CP-Eingang des Kennwertregisters 101 ist über einen Inverter 104 mit dem Ausgang eines AND-Gliedes 105 mit zwei Eingängen verbunden, dessen erster Eingang mit dem Q-Ausgang des Lade- sperregisters 102 und dessen anderer Ausgang mit dem Ausgang des siebten Registerplatzes des Schieberegisters 40 verbunden ist.

Der pr-Eingang des Registers 100 und der cl-Eingang des Regi- sters 101 ist jeweils mit dem Eingang 13 des Datenexpanders ve bunden. Der pr-Eingang des Ladesperreregisters 102 ist mit dem Ausgang eines AND-Gliedes 106 mit zwei Eingängen verbunden, dessen einer Eingang mit dem Eingang 13 des Datenexpanders 2 und dessen anderer Eingang mit dem Ausgang eines NAND-Gliedes 107 mit zwei Eingängen verbunden ist. Ein Eingang des NAND-Gli des 107 ist mit dem Ausgang des fünften Registerplatzes des Schieberegisters 15 und der andere Eingang über einen Inverter 108 mit dem Ausgang 96 des Zählers 16 verbunden.

Der D-Eingang des Nachladeregisters 100 ist ebenfalls mit dem Ausgang 96 des Zählers 16, der D-Eingang des Kennwertregisters 101 mit dem achten, freien Ausgang der Datenausgänge 95 des Speichers 10 und der D-Eingang des Ladesperreregisters 102 mit dem Q ^~ -Ausgang des Kennwertregisters 101 verbunden.

Der i_j ^" -Ausg.ang des Kennwertregisters 101 ist mit einem ersten Eingang eines AND-Gliedes 109 mit zwei Eingängen verbunden, dessen anderer Eingang mit dem Q-Ausgang des Nachladeregisters 100 und dessen Ausgang mit dem Schiebeeingang 97 des Schiebe¬ registers 15 verbunden ist. Ferner sind zwei AND-Glieder 110, 111 mit jeweils drei Eing-ängen vorgesehen, deren erster Ein¬ gang jeweils mit dem Ausgang des AND-Gliedes 105 und deren dritter Eingang jeweils mit dem Q-Ausgang des Nachladeregister

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100 verbunden ist. Der zweite Eingang des AND-Gliedes 110 ist über einen Inverter 112 und der zweite Eingang des AND-Gliede 111 direkt mit dem achten Datenausgang der Datenausgänge 95 des Speichers 10 verbunden. Der Ausgang des AND-Gliedes 110 ist mit dem Ladeeingang 98 des Schieberegisters 15 und der Au gang des AND-Gliedes 111 mit dem Ladeeingang 26 des Zählers 16 verbunden. Ein weiteres AND-Glied 113 mit zwei Eingängen ist an seinem ersten Eingang mit dem Q-Ausgang des Nachlade¬ registers 100, an seinem zweiten Eingang mit dem Ausgang 49 des dritten Registerplatzes des Schieberegisters 40 und an seinem Ausgang mit dem Zähleingang 27 des Zähleres 16 verbun¬ den.

Das Adressensteuerregister 103 besitzt einen clear-Eingang, einen Preset-Eingang pr und einen ÖT-Ausgang. Der clear-Eing-a des Registers 103 ist mit dem Ausgang eines NOR-Gliedes 114 mit zwei Eing-ängen verbunden, dessen einer Eingang mit dem A gang 48 des zweiten Registerplatzes des Schieberegisters 40 und dessen anderer Eingang mit dem Eingang 13 des Datenexpan ders über einen Inverter 115 verbunden ist. Der pr-Eingang des Registers 103 ist mit dem Ausgang eines weiteren NOR-Gli des 116 mit zwei Eingängen verbunden, dessen erster Eingang mit dem Ausgang des AND-Gliedes 110 und dessen zweiter Ein¬ gang mit dem Ausgang des AND-Gliedes 111 verbunden ist. D.er Q ^" -Ausgang des Registers 103 ist mit dem Adresseneingang 38 des Speichers 10 verbunden.

Für die einzelnen Schaltungsteile der Ablaufsteuerung 8 werd vorzugsweise folgende Bauteile verwendet: für die Register 1

101, 102 und 103 jeweils das Bauteil 74 S 74, für die Invert

104, 108, 112 und 115 das Bauteil 74 S 04, für die AND-Glied

105 und 106 das Bauteil 74 S 08, für das NAND-Glied 107 das

Bauteil 74 S 00 und für die NOR-Glieder 114 und 116 das Baut

74 S 02. Die NAND-Glieder 109 und 110 sowie 111 und 113 werden jeweils zusammen durch ein Bauteil 74 S 15 realisiert. Für die übrigen Schaltungsteile des Datenexpanders 2 werden die glei¬ chen Bauteile wie für die entsprechenden Schaltungsteile des Datenkompressors 1 verwendet.

Der Betrieb des Datenkompressors 1 und des Datenexpanders 2 soll anhand eines Bit-Musters für die zu komprimierenden Daten gezeigt werden, wie es in Fig. 5 dargestellt ^" ist. Dabei sind die aufeinanderfolgenden Daten als Streifen mit schwarzen und weißen Abschnitten dargestellt, von denen eine Einheitslänge des schwarzen Abschnittes eine binäre Null und eine Einheits¬ länge des weißen Abschnittes eine binäre Eins darstellen soll. Die oberste Zeile I stellt den dem Eingang 11 des Datenkom- pressors 1 zugeführten zu komprimierenden Datenstrom, die mitt lere Zeile II den im Speicher 6 bzw. 10 abgelegten bzw. zu übe tragenden komprimierten Datensatz und die unterste Zeile III den nach der Expansion den Datenexpander 2 am Ausgang 14 verla senden expandierten Datenstrom dar. Der zu komprimierende Date ström in Zeile I ist in Übereinstimmung mit der im folgenden erläuterten Funktion des Kompressors in Perioden 1, 2 ... mit jeweils sieben Dateneinheiten aufgeteilt, auf die im folgenden Bezug genommen werden soll. Der Datenstrom in Zeile I in Fig. 5 wird dem Datenkompressor 1 derart zugeführt, daß die Datenei heiten vom linken Rand der Zeile I aus nacheinander zum Eingan 11 des Datenkompressors 1 gelangen.

Die Zustände des Datenkompressors 1 in den in Fig. 5 gezeigten einzelnen Perioden sind in den Fig. 6 bis 17 dargestellt, wo¬ bei ein Registerinhalt Null in den Registern 15, 16, 55, 56 und 57 jeweils durch einen schwarzen Kreis gekennzeichnet ist.

Der Anfangszustand des Datenkompressors 1, in dem am Eingang

12 ein "Aus"-Signal anliegt, ist in Fig. 6 gezeigt. Durch das "Aus"-Signal wird in das Start-Stop-Register 55 und in das Kennwertregister 57 der Inhalt Null und über den Setzeingang 54 in den ersten Registerplatz des Schieberegisters 40 eine logische Eins und- in die übrigen Registerplätze des Schiebe¬ registers 40 jeweils eine logische Null gesetzt. Der Inhalt des Schieberegisters 15 und des Zählers 16 ist noch beliebig.

Trifft nun am Eingang 12 ein "Ein"-Signal ein, so wird der Tak geber 39 über das OR-Glied 42 eingeschaltet und liefert über die Takteingänge 22, 28 und 44 jeweils synchrone Taktimpulse an das Schieberegister 15, den Zähler 16 und das Schiebere¬ gister 40. Im Schieberegister 15 bewirken diese Taktsignale, daß bei jedem Taktsignal ein weiteres Bit des am Eingang 11 anliegenden Datenstroms in das Schieberegister 15 übernommen bzw. im Schieberegister 15 in üblicher Weise jedes Bit um -eine Registerplatz in Fig. 6 nach rechts verschoben wird. Im Schie¬ beregister 40 bewirkt dieser Takt, daß die logische Eins bei jedem Taktsignal um eine Stelle zu den höheren Registerplätzen hin, d.h. also in Fig. 6 nach rechts, ^" verschoben wird, wobei die übrigen Registerplätze logische Nullen aufweisen, da der Inhalt des Registerplatzes 7 im darauffolgenden Takt jeweils über die Leitung 45 den Inhalt des Registerplatzes 1 bestimmt.

Der Zustand nach fünf Taktsignalen des Taktgebers 39 ist in

Fig.- 7 gezeigt. Die logische Eins vom Registerplatz 1 ist auf den Registerplatz 5 des Schieberegisters 40 gewandert. Dadurch wird über die Verbindung des CP-Eingangs 59 des Start-Stop- Registers 55 mit dem Registerplatz 5 der Inhalt des E-Flip- Flops auf 1 gesetzt. Gleichzeitig ist der am Eingang 11 an¬ liegende Datenstrom gemäß Zeile I in Fig. 5 um fünf Plätze in das Schieberegister 15 vorgedrungen. Über das OR-Glied 50 und die Leitung 51 erfolgt zwar ein Schreibbefehl an den Speicher

6 und es wird der momentane Inhalt des Zählers 16 in den Spei¬ cher 6 übernommen. Dieser Inhalt wird jedoch zu einem späteren Zeitpunkt überschrieben, da am Adresseneingang 38 noch kein Signal zum Ändern der Adresse anliegt.

In Fig. 8 ist der Zustand des Datenkompressors 1 nach der er¬ sten Periode mit sieben Takten, also am Anfang der zweiten Periode nach Fig. 5 gezeigt. Die ersten sieben Bit des anlie¬ genden Datenstromes liegen im Schieberegister 15 vor. Unabhän- gi davon, ob es sich dabei um gleiche oder verschiedene Bit handelt, soll diese erste Datenfolge im Schieberegister 15 unverändert in den Speicher gelangen. Dies wird dadurch er¬ reicht, daß dem neunten Eingang 30 des Vergleichers 17 das Er¬ gebnis des EXNOR-Gliedes 32 zugeführt wird. Da sowohl im E'- als auch im E' '-Flip-Flop des Start-Stop-Registers 55 eine Nul vorliegt, ist der eine Eingang des EXNOR-Gliedes 32 über das OR-Glied 88 auf Null gesetzt. Das bedeutet, daß der Ausgang, des EXNOR-Gliedes jeweils den entgegengesetzten Wert des Pegel am anderen Eingang, der mit dem zweiten Registerplatz des Schieberegisters 15 verbunden ist, annimmt. Damit wird also auf jeden Fall im Vergleicher 17 festgestellt, daß nicht alle neun Eingänge den gleichen Pegel aufweisen. Damit erzeugt der Vergleicher 17 am Ausgang 31 einen Wert K mit Pegel 1, der übe das AND-Glied 75 und das OR-Glied 74 im Takt 1 ein Signal mit Pegel 1 dem Ladeeingang 26 des Zählers 16 zuführt, so daß der Inhalt der ersten sieben Registerplätze des Schieberegisters 15 den ersten sieben Speicherplätzen des Zählers 16 zugeführt wird. Dieser Inhalt erscheint auch an den Datenausgängen 25 des Zählers 16. Da der Inhalt der Speicherplätze E' und E'' jeweils Null ist und damit auch der Ausgang des OR-Gliedes 88 auf Null liegt, erscheint im folgenden Takt 2 kein Signal am Ausgang 89, so daß die Adresse im Speicher nicht geändert wird Da der Wert K = 1 ebenfalls dem NAND-Glied 66 zugeführt wird

und damit im Takt 1 der Inhalt des K'-Speichers auf Null geset wurde, gelangt im Takt 3 kein Signal zum Ausgang 82, wodurch- kein Zählvorgang begonnen wird. Im Takt 5 wandert der Inhalt des E-Speichers nach E' , so daß nunmehr E E' = 1 1. In den Takten 4 bis 7 wird über das NOR-Glied 50 und der Leitung 51 ein Signal an den Schreibeingang 37 des Speichers' 6 gegeben, so daß der an den Dateneingängen 36 anliegende Inhalt in die erste Speicheradresse geschrieben wird. Da K' = 0, wird über die Leitung 92' in den achten Speicherplatz dieser ersten Adr se ein Null-Bit als Kennbit eingeschrieben.

In Fig. 9 ist der Zustand des Datenkompressors 1 nach den zwe ersten in Fig. 5 dargestellten Perioden, also am Anfang der dritten Periode dargestellt. Während der Takte der vorangehen den zweiten Periode sind die nächsten sieben Bit des ankommen den Datenstroms, nämlich sieben Nullen, auf die Plätze 1 bis 7 des Schieberegisters 15 gelangt. Auf Platz 8 befindet sich noch die Null des letzten Bits aus der Sieben-Bit-Folge davor, das ebenfalls eine Null war. Da alle Bits im Schieberegister untereinander gleich sind, handelt es sich bei der neu eingel fenen Sieben-Bit-Folge um "Grund". Damit befinden sich im Sch beregister 15 zum Takt 1 der dritten Periode nur Nullen. Dami liegen an den ersten acht Eingängen 30 des Vergleichers 17 jeweils gleiche Werte an. Da nunmehr wegen E ¹ E' ' = 1 0 liegt am ersten Eingang des EXNOR-Gliedes 32 ein Signal mit Pegel

1 an, so daß am Ausgang des EXNOR-Gliedes stets ein Signal mi gleichem Pegel wie das am zweiten Eingang anliegende erzeugt wird. Damit liegt also der Ausgang des EXNOR-Gliedes 32 eben¬ falls auf Null, so daß alle neun Eingänge des Vergleichers 17 gleiche Werte anzeigen und der Vergleicher am Ausgang K ein Signal mit Pegel Null abgibt. Damit bleibt der Ausgang 79 auf Null, so daß der Inhalt des Speichers 15 nicht in den Zähler 16 geladen wird. Ferner erscheint mit K = 0 am Ausgang des NAND-Gliedes 66 ein Signal mit Pegel 1, so daß über die Ver-

bindung des CP-Eingangs 61 mit dem Ausgang 47 im Takt 1 der Inhalt des K'-Speichers und im Takt 5 über die Verbindung des CP-Eingangs 60 des Nullwertregisters 56 mit dem fünften Re¬ gisterplatz des Schieberegisters 40 der Inhalt des Nullwert- registers 56 zu Eins gemacht wird. Da der Ausgang des NAND- Gliedes 84 wegen K' K' ' = 1 0 auf Pegel 1 und der, Ausgang des OR-Gliedes 88 wegen E' E' ' = 1 0 auf Pegel 1 liegt, erscheint im Takt 2 ein Signal mit Pegel 1 am Ausgang 89, so daß die Speicheradresse zur Abspeicherung der an den Eingängen 36 an- liegenden Daten geändert wird. Damit werden die bereits in der zweiten Periode gespeicherten Daten erhalten.

Im Takt 2 und 3 der dritten Periode werden über das OR-Glied 52 und die Leitung 53 die Ausgänge des Schieberegisters hoch- ohmig gemacht. Gleichzeitig wird der Ausgang des ersten Regi¬ sterplatzes 21 über das open-collector-Glied 33 auf Null ge¬ setzt. Damit wird im Takt 3 über das AND-Glied 76 und das OR- Glied 79 ein Ladebefehl an den Ladeeingang 26 des Zählers 16 gegeben, wodurch der Wert 0111111 in die ersten sieben Speiche pl tze des Zählers 16 geladen wird. Der achte Speicherplatz enthält weiterhin den Wert Null. Diese Daten liegen damit eben falls an den Dateneingängen 36 des Speichers 6 zusammen mit dem Kennbit, das wegen K' = 1 den Wert 1 besitzt, an _nd wer- den gemeinsam in den Takten 4 bis 7 in die zweite Speicheradre se eingeschrieben. Im Takt 5 wird über den CP-Eingang 59 der Inhalt des Speichers E' nach E'' geschoben, so daß nunmehr E E' E' ' = 1 1 1.

in Fig. 10 ist der Zustand des Datenkompressors 1 nach

Beendigung der dritten Periode, also am Anfang der vier¬ ten Periode, dargestellt. Während der dritten Periode sind gemäß Fig. 5 weitere sieben Bit mit Wert Null, also wiederum "Grund", in das Schieberegister 15

eingelaufen. In gleicher Weise wie in der vorigen Periode er¬ folgt kein Laden in den Zähler 16 im Takt 1, dafür wird über die Verbindung der CP-Ausgänge 61 und 62 des Kennwertregisters 57 mit dem Ausgang 47 des Schieberegisters 40 K' ' = 1, so daß K' K' ' = 1 1. Dies zeigt .an, daß in zwei aufeinanderfolgenden Perioden jeweils übereinstimmende Bit festgestellt wurden. Damit liegt der Ausgang des NAND-Gliedes 84 auf Pegel Null, so daß im Takt 2 kein Signal am Ausgang 89 erscheint und damit die Adresse des Speichers nicht geändert wird. Da im Takt 3 alle Eingänge des AND-Gliedes 80 auf dem Pegel 1 liegen, er¬ folgt im Takt 3 ein Signal am Ausgang 82 und damit dem Zählei gang 27, so daß der in der vorigen Periode geladene Wert 01111110 um 1 auf 10111110 abwärts gezählt wird. Bei den Takt 4 bis 7 wird wiederum ein Schreibbefehl an den Schreibeingang 37 des Speichers 6 gegeben, so daß die ersten sieben Bit 1011 des Zählers 16 zusammen mit dem dem im Speicher K' gespeicher ten Wert entsprechenden Kennbit anstelle der vorher gespeiche ten Werte in der zweiten Adresse des Speichers 6 gespeichert werden.

Fig. 11 zeigt den Zustand des Datenkompressors 1 nach Ablauf der in Fig. 5 dargestellten vierten Periode, also am Anfang der fünften Periode. Während der vierten Periode sind sieben Bit auf die Registerplätze 1 bis 7 des Schieberegisters 15 eingelaufen, die nicht alle untereinander gleich sind. Die neu eingelaufene Sieben-Bit-Folge wird damit als "Figur" be¬ zeichnet. Damit stellt der Vergleicher 17 Ungleichheit fest u liefert ein Signal K = 1 am Ausgang 31. Damit wird im Takt 1 über das AND-Glied 75 und das OR-Glied 74 ein Ladesignal an d Ladeeingang 26 gegeben, so daß der Inhalt der ersten sieben R sterplätze des Schieberegisters 15 im Takt 1 auf die ersten s ben Speicherplätze des Zählers 16 geladen wird und daraufhin die nächsten ankommenden Daten in das Schieberegister 15 einl fen können. Ferner wird über das NAND-Glied 66 der Inhalt des

Speichers K' auf Null gesetzt, so daß K' K' ' = 0 1. Damit wir der Ausgang des NAND-Gliedes 84 1 und im Takt 2 erscheint ein Signal mit Pegel 1 am Ausgang 89, so daß die Adresse des Speichers 6 geändert wird und der in der vierten Periode in der zweiten Adresse des Speichers gespeicherte Zählwert 101111 nicht mehr überschrieben werden kann und damit gespeichert bleibt. Im Takt 3 erscheint weder ein Ladesignal am Ausgang 79 noch ein Zählsignal am Ausgang 82, so daß der im Takt 1 vo Schieberegister 15 in den Zähler 16 geladene Inhalt erhalten bleibt und in den Takten 4 bis 7 in die Adresse 3 des Speicher 6 geschrieben werden kann.

Fig. 12 zeigt den Zustand des Datenkompressors 1 nach Ablauf der in Fig. 5 dargestellten fünften Periode, also zu Beginn der sechsten Periode. Während der vorangehenden fünften Period sind sieben Bits mit Wert Eins in die ersten sieben Register¬ plätze des Schieberegisters 15 eingelaufen. Das letzte Bit de vorangehenden Sieben-Bit-Folge, das ebenfalls eine Eins dar¬ stellte, befindet sich noch auf dem achten Registerplatz. Dami stellt der Vergleicher 17 Gleichheit aller Bits im Register 15 und damit "Grund" fest und erzeugt sofort, also innerhalb des ersten Taktes, K = 0 am Ausgang 31. Damit er¬ scheint am Ausgang 79 ein Signal mit Pegel 0 und es kann im Takt 1 der Wert vom Register 15 nicht in den Zähler 16 gelade werden. Gleichzeitig wandert jedoch im Takt 1 wegen der Zusam¬ menschaltung der Speicher K' und K' ' der Wert Null vom Spei¬ cher K' in den Speicher K' ' , so daß K' K' * = 1 0. Damit erhäl der Ausgang des NAND-Gliedes 84 einen hohen Pegel, so daß im Takt 2 am Ausgang 89 ein Signal zum Ändern der Adresse des ^' Speichers 6 erscheint. Damit kann die in der vorigen Periode abgespeicherte Bit-Folge nicht mehr überschrieben werden und bleibt gespeichert. Im Takt 3 wird in gleicher Weise wie in der oben beschriebenen dritten Periode der Zähler 16 mit dem

Wert 01111110 geladen und im Takt 4 bis 7 zusammen mit dem Ke bit als Wert 01111111 in die vierte Adresse des Speichers 6 geladen.

Fig. 13 zeigt den Zustand des Datenkompressors 1 nach Ablauf von (4 + 126) Perioden, also am Anfang der (5 + 126)ten Perio

7 Während der vorangehenden 2 -2 = 126 Perioden liefen, wie in

Fig. 5 dargestellt ist, jeweils Sieben-Bit-Folgen in das Schi beregister 15 ein, deren Bits alle gleich waren. Daher wurde in jeder Periode in der oben im Zusammenhang mit der dritten Periode beschriebenen Weise der Zählerstand des Zählers 16 um 1 reduziert, so daß der Zähler 16 nunmehr den Inhalt 00000000 besitzt. Der Zähler 16 hat daher am Ende der vorangehenden Periode am Ausgang 29 ein Signal abgegeben, das den Nullstand anzeigt. Dieser Zählerstand wird nun zusammen mit dem Kennbit

1 in den Speicher 6 übernommen, um ein Weiterzählen zum Anfan wert 11111111 und damit eine Verfälschung des Zählerergebniss zu verhindern. Zu diesem Zweck wird das Signal vom Ausgang 29 dem D-Eingang 63 des Nullwertregisters 56 zugeführt und setzt den Inhalt dieses Registers auf Null. Dadurch wird über das A Glied 78 der Wert K' ' = 0 simuliert und der Ausgang des NAND- Gliedes 84 erhält den Pegel 1, so daß im Takt 2 ein Signal mi Pegel 1 am Ausgang 89 erscheint und die Adresse des Speichers 6 geändert wird. Damit kann der in den Speicher geschriebene Zählwert 00000001 nicht mehr überschrieben werden. Da die in der vorangehenden Periode in das Schieberegister 15 einge¬ laufenen Bits ebenfalls untereinander und mit dem letzten Bit der vorhergehenden Sieben-Bit-Folge gleich sind, stellt der Vergleicher 17 weiterhin Gleichheit fest, so daß über das NAND-Glied 66 weiterhin K* K' ' = 1 1 vorliegt.

Damit liegt der Ausgang des AND-Gliedes 78 auf niedrigem Pege der über den Inverter 77 auf Pegel 1 angehoben wird. Daher kann im Takt 3 in gleicher Weise wie in der oben beschriebene dritten Periode ein neuer Anfangszählerstand 01111110 in den Zähler 16 geladen werden, der zusammen mit dem Inhalt des Spe

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chers K' = 1 während der Takte 4 bis 7 in der nächsten Adresse des Speichers 6 abgespeichert wird.

Den Zustand des Datenkompressors 1 zu Beginn der folgenden, (5 + 126 + l)ten Periode zeigt Fig. 14. Zu Beginn dieser Period wurde, wie aus Fig. 5 ersichtlich ist, am Eingang 12 das "Aus" Signal erhalten. Damit laufen keine weiteren Bits mehr in das Schieberegister 15 ein und der Stand des Zählers 16 ist gegen¬ über der vorangehenden Periode unverändert. Der Taktgeber 39

10 läuft jedoch trotz des "Aus"-Signals weiter, da der zweite Eingang des OR-Gliedes 42 wegen E ¹ ' = 1 noch auf Pegel 1 liegt Damit läuft auch der vom Schieberegister 40 gebildete Ring¬ zähler weiter und setzt im Takt 5 den Inhalt des Speichers E des Start-Stop-Registers 55 auf Null.

15

Zur Anzeige des Endes des Datenstromes muß nun im Speicher ein Marke gesetzt werden. Diese Marke besteht aus einem Stopbyte mit der Bit-Folge 11111111. Diese Bit-Folge tritt sonst im Speicher nicht auf, da bei Abspeichern einer Sieben-Bit-Folge

20 ungleicherBits das Kenn-Bit 0 abgespeichert wird und bei Ab¬ speichern von aufeinanderfolgenden Sieben-Bit-Folgen gleicher Bits ein Zählerstand abgespeichert wird, der mindestens eine Null aufweist. Daher ist das Stopbyte eindeutig als Stopmarke erkennbar.

25

Das Erzeugen des Stopbytes erfolgt in der folgenden Weise: Wie in Fig. 15 gezeigt, wird im Takt 1 der nächsten, (5 + 126 + 2)te Periode wegen E E' = 0 1 der Ausgang des AND-Gliedes 70 zu Nul und damit der Pegel am ersten Eingang 68 des NAND-Gliedes 66 30 wegen des Inverters 69 auf 1 gesetzt. Der zweite Eingang 67 des NAND-Gliedes 66 liegt wegen Ϊ = 0 .am Ausgang 31 des Ver¬ gleichers 17 auf Null. Damit liegt der Ausgang des NAND-Gliede

66 auf Pegel 1 und im Takt 1 wird im Speicher K' der Wert 1 gespeichert, so daß am Q-Ausgang des Speichers K* und an dem f das Kenn-Bit reservierten achten Dateneingang 36 des Spei¬ chers 6 ein Signal mit Pegel 1 anliegt. Gleichzeitig wird we- gen E E ^! = 0 1 das open-collector-NAND-Glied 33 über das NAND Glied 81 so gesteuert, daß der Ausgang des ersten Registerpla 21 und damit der Wert des ersten Speicherplatzes 24 des Spei¬ chers 16 während der Takte 2 und 3 auf Pegel- 1 gesetzt wird. Mit dem im Takt 3 erzeugten Ladesignal am Ladeeingang 26 wird damit in den Speicher 16 der Inhalt 11111110 geladen. Die ers sieben Bit dieses Speicherinhalts werden während der Takte 4 bis 7 auf die ersten sieben Speicherplätze der vorliegenden Adresse des Speichers 6 zusammen mit dem Kenn-Bit 1 auf dem achten Speicherplatz eingeschrieben, so daß dort nunmehr das Stopbyte 11111111 gespeichert ist. Im Takt 5 wird ferner die

Null vom Speicher E zum Speicher E' transportiert, so daß dan E E ¹ = 0 0.

Das Ausschalten des Taktgebers 39 erfolgt in der nächsten Per ode des Ringzählers 40. Der Zustand des Datenkompressors 1 zu Beginn dieser Periode ist in Fig. 16 dargestellt. Da im Ta 1 E' E' ' = 0 1 vorliegt, wird im Takt 2 am Ausgang 89 ein Sig nal mit hohem Pegel erzeugt und damit die Adresse des Speiche geändert, so daß die Dateneingänge 36 mit einer neuen Adresse verbunden werden und damit das Stopbyte nicht mehr überschrie ben werden kann. Die mit Takt 3 in den Zähler 16 gelangende und während der Takte 4 bis 7 im Speicher 6 abgespeicherte In formation wird durch neue Information, die nach dem nächsten "Ein"-Signal eintrifft, überschrieben werden. Im Takt 5 wird der Inhalt Null vom Speicher E' in den Speicher E'' übertrage so daß am Q-Ausgang des Speichers E'* ein Signal mit Pegel 0 erscheint und auch der zweite Eingang des OR-Gliedes 42 auf Null gesetzt wird. Damit fällt der Ausgang des OR-Gliedes auf

Null und der Taktgeber 39 wird ausgeschaltet.

Wie anhand des in Fig. 16 gezeigten Inhalts des Speichers 6 ersichtlich ist, ist die gesamte, innerhalb der (5 + 126)ten Perioden ä 7 Bit einlaufenden Information in fünf Adressen a

8 Bit des Speichers 6 gespeichert. Damit sind 917 Bitsdes ein¬ laufenden Datenstroms in 40 Speicherplätzen abgespeichert, was etwa eine Reduktiohsrate von 23:1 ergibt.. Dies wird da¬ durch erreicht, daß immer dann, wenn die einzelnen Bits eine Anzahl aufeinanderfolgender Sieben-Bit-Folgen alle untereinan¬ der und mit dem letzten Bit einer vorangehenden Bit-Folge gleich sind (sogenannter "Grund"), nicht die einzelnen Bits dieser Bit-Folgen, sondern der am Ende dieser Bit-Folgen erhal tene Zählerstand abgespeichert wird. Sind die Bits einer Bit- Folge untereinander verschieden (eine sogenannte "Figur"), so werden diese Bits in üblicher Weise abgespeichert. Zur Un¬ terscheidung der "Grundbytes" von den "Figurbytes" im Speicher ist es lediglich erforderlich, zu jeder Sieben-Bit-Folge zu¬ sätzlich ein weiteres Bit (das sogenannte "Kenn-Bit") abzuspei ehern, das angibt, ob es -sich um "Grund" oder "Figur" handelt. Der für dieses zusätzliche Bit benötigte Speicherplatz ist je¬ doch dann ohne Bedeutung, wenn eine größere Anzahl von "Grund" auftritt, so daß die Speicherplatzersparnis aufgrund dieses "Grunds" den wegen der "Kenn-Bits" zusätzlich benötigten Spei- cherplatz bei weitem übertrifft.

Die Funktionsweise des Datenexpanders 2 soll anhand des Schalt bildes in Fig. 4 und der schematischen Informationsdarstellung von Fig. 5 erläutert werden. Dabei liegt im Speicher die in Fig. 16 dargestellte Information vor.

Vor Anliegen des "Ein"-Signals am Eingang 13 ist im ersten Spe cherplatz des Schieberegisters bzw. Ringzählers 40 der Wert 1

und in den übrigen Speicherplätzen jeweils der Wert 0 gespei¬ chert. Die Register 100 und 102 sind ebenfalls auf Wert 1. Da Register 101 und das Adressensteuerregister 103 befinden sich auf Wert 0.

Nach Anliegen des "Ein"-Signals am Eingang 13 wird der Takt¬ geber 39 eingeschaltet, der in gleicher Weise wie beim Daten¬ kompressor das Schieberegister 15, den Zähler 16 und den Ring zähler 40 taktet. Im Takt 2 fällt der Ausgang des NOR-Gliedes 114 auf Null und damit bleibt das Signal am Adresseneingang 38 des Speichers 10 auf hohem Pegel, so daß die Adresse noch nicht geändert wird. In den Takten 4 bis 7 der ersten Periode wird der Inhalt von Adresse 1 des Speichers 10 aus dem Speich 10 gelesen und an den Datenausgängen 95 zur Verfügung gestell

In der zweiten Periode ist zu Beginn von Takt 1 der am Ende von Takt 7 aus dem Speicher gelesene Inhalt wegen der Gatter¬ laufzeiten gerade noch verfügbar. Das Bit an der achten Stell der Datenausgänge 95, das dem achten Bit der ersten Adresse entspricht, beträgt Null und setzt damit über den D-Eingang des Registers 101 dieses auf K' = 0. Durch Kenn-Bit = 0 wird der Ladeeingang S8 des Schieberegisters 15 auf hohen Pegel ge setzt und die ersten sieben Bit an den ersten sieben Stellen der Datenausgänge 95 parallel in das Schieberegister 15 gelad Wegen K' = 0 werden ab dem nächsten Takt der clock (die bishe Nullen schob) diese sieben geladenen Bits seriell zum Ausgang 99 und über diesen zum Ausgang 14 des Expanders geschoben. W rend des Ladevorgangs wird über das NOR-Glied 116 der Preset- 1-Eingang des Adressensteuerregisters 103 auf Null gesetzt u damit die erste Adressenänderung von Adresse 1 auf Adresse 2 vorbereitet. Bei Takt 2 wird über das NOR-Glied 114 ein clea Signal am Adressensteuerregister 103 angelegt und damit der Ausgang Q von A wieder auf 1 gesetzt.

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Gliedes 110 oder des AND-Gliedes 111 kann jedoch die Adressen änderung des Speichers 10 über das Adressensteuerregister 103 nicht vorbereitet und damit die Adresse des Speichers 10 auch nicht geändert werden. Im Takt 3 wird der Zähleingang des Zäh lers 16 auf hohen Pegel gesetzt und der Zähler 16 zählt damit um 1 aufwärts auf den neuen Zählerstand 11111111. Damit ist der maximale Zählerstand erreicht und am Ausgang 96 wird ein Signal ausgegeben, das im Takt 5 über das NAND-Glied 107 und das AND-Glied 106 das Ladesperreregister 102 rücksetzt und da mit die Ladesperre .aufhebt. In den Takten 4 bis 7 wird in gle cher Weise wie in den vorangehenden Takten der Inhalt der vor liegenden Adresse, also wiederum der Adresse 3, an den Daten¬ ausgängen 95 zur Verfügung gestellt.

Während der dritten und vierten Periode ist der Ausgang des AND-Gliedes 109 stets auf niedrigem Pegel, so daß die Daten im Schieberegister 15 nicht geschoben werden und bei jedem Ta signal des Taktgebers 39 vom Schieberegister 15 ein Bit aus¬ gegeben wird, das dem am siebten Registerplatz des Schiebere- gisters 15 stehenden Bit entspricht. Dieses Bit ist das letzt des in der zweiten Periode aus dem Register 15 geschobenen Figurbytes, nämlich ein Null-Bit.

Zu Beginn der fünften Periode wurde beim Übergang von Takt 7 der vierten Periode zum Takt 1 der fünften Periode der Inhalt der ersten sieben Bit der Adresse 3 parallel in das Schiebe¬ register 15 geladen. Da das Bit an der achten Stelle der Adre 3 (Kenn-Bit) Null ist, wird K' = 0 und die im Register 15 be¬ findliche Bit-Folge wird seriell zum Datenausgang 99. gescho- ben, wobei auch das letzte Bit der vorhergehenden sieben Bit seinen Warteplatz an der letzten Stelle des Schieberegisters 15 verläßt. Mit dem Laden wird über das NOR-Glied 116 die Adressenänderung vorbereitet, die im Takt 2 wie oben durchge

ω ro ro P» o cn o in o cn

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die jeweils gleich dem Bit sind, das beim letzten vorangehen¬ den parallelen Laden der Daten vom Speicher 10 zum Register (Schieberegister 15) auf den ersten Registerplatz 21 gelangte Bei Erfassen eines "Stop"-Bits (= 11111111) wird der Datenex- pander 2 abgeschaltet. Der Expander besitzt also eine "Weiche die die Daten von den ^' Datenausgängen 95 des Speiehers 10 in Abhängigkeit vom Kenn-Bit entweder zum Register und davon zu Ausgang oder zum Zähler leitet. Die Kenn-Bits werden ab der ^• Weiche nicht mehr benötigt und aus dem Informationsfluß ent- fernt. Ebenso enthält der Datenkompressor 1 im Prinzip eine

Ausgangsweiche,die in Abhängigkeit vom AusgangsSignal des Ver gleichers 17 entweder das "Figurbyte" mit Kenn-Bit oder den Zählerstand + Kenn-Bit weitergibt.

Die Länge der"3ytes"bzw. Eit-Folgen in einer Periode k-ann sel verständlich jeden beliebigen Wert annehmen. In diesem Fall i lediglich die Größe des Registers 15, des Zählers 16 und des Speichers 6 bzw. 10 der gewählten Länge der Bit-Folge anzupas sen. Ebenfalls kann eine beliebige Z"ahl von Kenn-Bits .gewählt werden. Mit mehr Kenn-Bits können beispielsweise auch "Far¬ ben" der durch die "Grundbytes" gebildeten Zwischenräume ^' dar¬ gestellt werden, beispielsweise mit zwei Kenn-Bits vier "Farb töne". In einem anderen Fall können zwei Kenn-Bits auch ein ergänzendes Byte kennzeichnen, das mit f-Bits eine von 2 ^X verschiedenen Farben eines Bildteiles kennzeichnet.

Ferner kann das Verfahren grundsätzlich nicht nur eindimen¬ sional, sondern nach einer Drehung des im Speicher 6 bzw. 10 enthaltenen Datenfeldes um 90° ebenfalls auf die Spalten ange wendet werden. Damit ist durch eine derartige n-dimensionale Anwendung eine weitere Datenverdichtung möglich.

In Fig. 17 ist eine weitere Ausführungsform eines erfindungs¬ gemäßen Datenkompressors dargestellt. Die Schaltung weist einen Wandler 3, eine mit dem Wandler 3 verbundene Steuerung 200 und einen Pufferspeicher 210 auf. Der Pufferspeicher 210 ist in einen Informationsdatenbereich 212, der über eine Leitung 202 mit der Steuerung 200 verbunden ist und einen Steuerdatenbereich 211, der über eine Leitung 201 mit der Steuerung verbunden ist, aufgeteilt. Der Pufferspeicher 210 weist einen Ausgang 213 auf, der mit einem externen Speicher 6 verbunden ist.

Der Betrieb der Schaltung wird im folgenden anhand der Fig. 17 beschrieben. Der Wandler 3 empfängt, wie weiter oben be¬ schrieben, an seinem Dateneingang 11 serielle Daten, die er in parallele Daten umwandelt. Die parallelen Daten stehen als acht bitbreite Informationseinheiten am Ausgang 25 des Wandlers 3 an. Die Steuerung 200 empfängt diese Informations¬ einheit über die Verbindung 203. Ein in der Steuerung 200 vorhandener Komparator überprüft, ob alle Datenbits der In- formationseinheit gleich sind und dem letzten Datenbit der vorhergehenden Informationseinheit entsprechen. Ist diese Be¬ dingung nicht erfüllt, so wird die Informationseinheit über die Verbindung 202 direkt in den Informationsdatenbereich 212 des Pufferspeichers 210 eingeschrieben. Weiterhin wird ein ^' in der Steuerung 200 enthaltener Elementzähler um Eins erhöht. Die Steuerung 200 setzt daraufhin über die Verbindung 201 ein Bit im Steuerdatenbereich 211 des Pufferspeichers 210 auf Eins, dessen Position im Steuerdatenbereich 211 dem Zählerstand des Elementzählers entspricht. Ein ebenfalls in der Steuerung 200 vorhandener Wiederholungszähler wird auf Null gesetzt.

Stellt der Komparator die Übereinstimmung aller Datenbits

ω ro ro P ^» o in o tn O in

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1

ung auc durchgeführt werden. Dazu werden die aktuellen Informations _¬ einheiten mit den jeweiligen Informationseinheiten des vor _¬ hergehenden Datensatzes in der Steuerung 200 verglichen. Wird Übereinstimmung festgestellt, so wird die entsprechen _¬ de Informationseinheit nicht in den Informationsdatenbe¬ reich 212 übertragen und es wird in einem gesonderten Be _¬ reich des Steuerdatenbereiches 211 ein Bit in einer entspre _¬ chenden Position auf den Wert Eins gesetzt. Zusätzlich wird auch hier ein weiteres Bit auf Eins gesetzt, wenn eine zei _¬ lenweise Komprimierung erfolgen konnte und auf Null gesetzt, wenn diese Komprimierung nicht möglich- war.

Gemäß einer noch weiteren Aus ührungs orm der Erfindung wer- den zur Komprimierung aufeinanderfolgender Datensätze die in Speicher 6 gespeicherten Daten um 90° gedreht, d.h., es werden die Zeilen und Spalten der matrixförmig abgespeicher¬ ten Daten miteinander vertauscht. Anschließend wird eine Da¬ tenkomprimierung wie oben beschrieben erneut durchgeführt. Bei dieser Ausführungsform ist die Steuerung 200 ferner so ausgebildet, daß die im Steuerdatenbereich 211 vorhandenen Steuerdaten am Ende eines Datensatzes selbst noch einmal kom¬ primiert werden können. Dazu wird das oben beschriebene Kom¬ pressionsverfahren angewandt, wobei die neu erhaltenen Steuerdaten in-einem weiteren Steuerdatenbereich des Puffer¬ speichers 210 geschrieben werden.

Mit diesen Ausführungsformen der Erfindung wird somit eine noch weitere Verringerung des notwendigen Speicherbereiches im Speicher 6 möglich, da bei nicht erfolgter Komprimierung keine Steuerdaten oder Kenn-Bits ausgegeben werden.

Die auf diese Weise komprimierten Daten werden mit dem in Fig. 18 dargestellten Datenexpander wieder in Originaldaten umgewandelt. Der Datenexpander weist im wesentlichen die gleichen Funktionsblöcke wie der Datenkompressor von Fig. 17 auf. Die Schaltung von Fig. 18 unterscheidet sich von der Schaltung in Fig. 17 nur dadurch, daß die Richtungen der Datenpfade umgekehrt sind.

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Dieser Vorgang wiederholt sich so lange, bis der Elementzäh¬ ler auf Null gezählt ist und damit der gesamte Datensatz ausgegeben ist. Im Anschluß daran wird der nächste Datensatz aus dem Speicher 6 zu dem Pufferspeicher 210 übertragen. Da- mit kann die im Speicher 6 abgelegte komprimierte Information vollständig wiedergewonnen werden.

Die so erzielte Verringerung der Datenmenge kann bei der Ab¬ speicherung der ^' Daten eine erhebliche Einsparung an Speicher- platz, beispielsweise beim Abspeichern von Matrizen mit unbe¬ setzten Feldern auf Magnetplatten, erzielt werden, was auch die Zugriffsgeschwindigkeit entsprechend erhöht. Praktisch wird dabei eine Reduzierung der Daten bzw. Erhöhung der Zu¬ griffsgeschwindigkeit um mindestens den Faktor 10 erreicht. Bei der Übertragung der verdichteten Daten entsteht darüber hinaus eine Einsparung an Übertragungszeit. Dabei können in den eingesparten "Lücken" zwischen den zu übertragenden Daten beispielsweise Duplikate der Daten zur Erhöhung der Übertra- gungssicherheit, Teile anderer Sendungen im Multiplexverfahre zur besseren Kanalausnützung oder in Ergänzung beispielsweise auch Farbinformation übertragen werden.