Die Herstellung von Verbindungen zwischen zwei Metallisierungs- ebenen erfolgt üblicherweise dergestalt, dass zunächst ein ent- sprechendes Kontaktloch oder ein Graben mittels photolithogra- fischer Verfahren in der auf der Halbleiterstruktur befindli- chen Oxidschicht, oder einem anderen Material, wie low-k- Material und einer nachfolgenden Entwicklung eines Photoresists definiert wird. Anschließend wird das Kontaktloch durch Ätzen strukturiert. Dadurch wird eine Öffnung in der Oxidschicht her- gestellt, wodurch die Position der Zwischenverbindung festge- legt ist. Diese Öffnung wird dann mit einem Metall aufgefüllt.

Soll ein Metall-Halbleiter-Kontakt hergestellt werden, so er- streckt sich die durch Ätzen hergestellte Öffnung, oder der Graben, vertikal durch die Halbleiterstruktur bis zu einer do- tierten Struktur. Soll ein Metall-Metall-Kontakt hergestellt werden, so erstreckt sich die Öffnung vertikal durch die Halb- leiterstruktur bis zur nächsten Metallisierungsebene. Nachfol- gend wird diese Öffnung in mehreren Schritten schließlich mit einem Metall gefüllt.

Bei dem herkömmlichen Füllprozess bei Kupfer Single-oder Dual-

Damascene Prozessen wird ein Prozessablauf zum Füllen der Kon- taktlöcher bzw. Gräben angewendet, bei dem zunächst ein Liner als Diffusionsbarriere und Haftschicht mit Hilfe eines PVD-o- der CVD-Prozesses Abgeschieden wird. Nachfolgend wird eine Cu- Seed Layer im Kontaktloch bzw. im Graben als Nukleationsschicht für das nachfolgende Cu-Plating durch einen PVD- Prozesschschritt erzeugt und dann das Kontaktloch bzw. der Gra- ben mit Hilfe eines Cu-Plating Prozesses aufgefüllt, wobei sich diesem Schritt ein Temperschritt anschließt. Zum Schluss er- folgt ein CMP (chemisch mechanisches Polieren) des Kupfers und des Liners.

Als Liner werden üblicherweise Ta oder TaN verwendet, die durch einen PVD (Physical Vapor Deposition) -Prozess abgeschieden werden.

Es hat sich herausgestellt, dass der Plating-Prozess bei diesen Materialien auf eine gute Kantenbedeckung des Seed-Layer ange- wiesen ist. Allerdings wird durch den PVD-Pozess das mögliche Aspektverhältnis (Höhe/Breite der Strukturen) stark begrenzt.

Weiterhin hat sich gezeigt, dass ein weitgehend voidfreies Be- füllen der Kontaktlöcher oder der Gräben bei zu hohen Aspekt- verhältnissen nicht erreicht werden kann. Die Folge können auch höhere Kontaktwiderstände sein, was sich bei kleinen Kontakt- strukturen besonders negativ, z. B. auf die Funktion von Schalt- kreisen, auswirkt Ein Beispiel für die Realisierung von Metall/Halbleiter- Kontakten geht aus der DE 101 19 873 AI hervor. Bei diesem Ver- fahren wird das Kontaktloch mit einem Metall, oder einer Me- talllegierung aufgefüllt, wobei das Halbleitersubstrat im Kon- taktloch eine Dotierung aufweist und zwischen dem Halbleiter- substrat und der Metallfüllung vorzugsweise ein Liner einge- bracht ist, der aus Ti oder Ti/TiN besteht. Zum Auffüllen des Kontaktloches wird hier bevorzugt Wolfram, Aluminium oder Kup-

fer verwendet. Der Liner erzeugt einen Überhang, der das Kon- taktloch einschnürt und beim Befüllen der Kontaktlöcher mit Me- tall zur Ausbildung von Voids führen kann.

Aus der DE 199 48 568 A1 geht weiterhin ein Ätzverfahren für Dual-Damascene-Anwendungen zur Herstellung von Metall-Metall- Kontakten hervor, wobei hier insbesondere die Ausbildung der Kontaktlöcher beschrieben wird. Diese Kontaktlöcher werden dann mit Metall aufgefüllt, wobei auch hier die Gefahr besteht, dass sich Voids im Kontaktloch ausbilden.

Der Erfindung liegt nunmehr die Aufgabe zugrunde, ein verein- fachtes Verfahren zum Füllen von Kontaktlöchern oder Gräben in Si-Halbleiterstrukturen zu schaffen, mit dem eine gute Diffusi- onsbarriere realisiert wird und gleichzeitig eine Voidfreie.

Füllung der Kontaktlöcher oder der Gräben sichergestellt wird.

Die der Erfindung zugrunde liegende Aufgabenstellung wird da- durch realisiert dass in dem vorbereiteten Kontaktloch bzw. dem Graben zunächst eine Wolfram-oder Wolframnitrid-Schicht als Liner abgeschieden wird und dass anschließend das Kontaktloch mit Kupfer mit einem Cu-Plating Prozess komplett aufgefüllt wird.

In einer zweckmäßigen Fortführung der Erfindung wird die Ab- scheidung der Wolfram-oder Wolframnitrid-Schicht durch chemi- sche Dampfphasenabscheidung vorgenommen.

Der Cu-Plating Prozess erfolgt bevorzugt ohne zusätzlichen Cu- Seed-Layer.

Schließlich wird nach der Auffüllung des Kontaktloches mit Kup- fer ein CMP Prozessschritt angefügt.

Durch das erfindungsgemäße Verfahren werden die Prozessschritte der PVD-Cu-und der PVD-Ta/TaN-Seed-Abscheidung komplett einge- spart. Das hat zur Folge, dass das voidfrei füllbare Aspektver- hältnis drastisch erhöht wird. Außerdem verringern sich negati- ve Einflüsse durch kritische Boden-oder Seitenwandprofile, die durch CVD-Prozesse besser bedeckt werden können.

Weiterhin lassen sich höhere Aspektverhältnisse und damit ag- gressivere Designregeln realisieren (Einsparung an Chipfläche und bessere Shrinkbarkeit). Dieser Effekt wird durch den Weg- fall des verhältnismäßig dicken Seed-Layers noch verstärkt.

Schließlich sind Wolfram und Wolframnitrid sehr gute Diffusi- onsbarrieren mit guten Haftungseigenschaften, so dass eine Ver- besserung der Barrierestabilität auf Grund des besseren Bede- ckungsgrades erreicht wird.

Die Erfindung soll nachfolgend an einem Ausführungsbeispiel nä- her erläutert werden. In den zugehörigen Zeichnungen zeigen : Fig. 1 : eine schematische Darstellung eines nach dem Stand der Technik nach dem Dual-Damascene-Verfahren mit Kupfer gefüllten Kontaktloches/Grabens, und Fig. 2 : eine schematische Darstellung eines erfindungsgemäß mit Kupfer gefüllten Kontaktloches/Grabens.

Zum besseren Verständnis der Erfindung soll zunächst der Stand der Technik anhand von Fig. 1 näher erläutert werden. Ausgangs- punkt ist ein Wafer mit den obersten Schichten Silizium bzw.

Poly-Si 1 oder Metall und einer darüber liegenden Schicht 2, zB. Einem Oxid oder einem low-k-Material. In diese Schichten- folge wurde durch vorher gehende Lithographien mit anschließen- dem Ätzschritt (z. B. Plasmaätzen) eine Via und Grabenstruktur 3 eingebracht.

Dazu wird nach dem Stand der Technik, wie eingangs beschrieben, zunächst ein PVD-Liner 4 aus Ta bzw. TaN und anschließend ein Kupfer-PVD-Seed-Layer 5 abgeschieden. Danach wird das Kontakt- loch 3 mit Kupfer 6 mit einem Plating-Prozess abgeschieden. Wie aus Fig. 1 ersichtlich, erzeugt der PVD-Liner 4 einen deutli- chen Überhang 9, der ein Befüllen des Vias 3 in der Tiefe er- heblich erschwert, so dass Voids 7 entstehen können.

Fig. 2 zeigt nun ein mit dem erfindungsgemäßen Verfahren ge- fülltes voidfreies Via 3. Um dies zu erreichen, wird das durch Ätzen hergestellte Via 3 zunächst durch ein CVD-Verfahren mit einer Schicht aus Wolfram oder Wolframnitrid 8 versehen und an- schließend mit einen Plating-Prozess mit Kupfer 6 gefüllt. Im Anschluss daran erfolgt eine Planarisierung der Oberfläche durch einen CMP-Prozess.

Die Wolfram bzw. Wolframnitridschicht 8 stellt eine sehr gute Diffusionsbarriere mit guten Haftungseigenschaften dar und er- möglicht mit den abgeschiedenen Kupfer 6 einen niederohmigen Substratkontakt.

Durch den erfindungsgemäßen Ausschluss des PVD-Prozesses wird das voidfrei füllbare Aspektverhältnis drastisch erhöht. Außer- dem verringern sich negative Einflüsse durch kritische Boden- oder Seitenwandprofile, die durch CVD-Prozesse besser abgedeckt werden können. Damit können nunmehr höhere Aspektverhältnisse realisiert und damit deutlich aggressivere Designregeln ver- wirklicht werden. Dieser Effekt wird durch den Wegfall des ver- hältnismäßig dicken Cu-Seed-Layer 5 noch verstärkt.

Mit der Erfindung sind auch niederohmige Kontakte beim Me- tall-Halbleiter Kontakt möglich.

Verfahren zum Füllen von Kontaktlöchern oder Gräben in Si- Halbleiterstrukturen Bezugzeichenliste 1 Silizium (PolySi) 2 Oxidschicht 3 Via 4 Liner 5 Cu-Seed-Layer 6 Kupfer 7 Void 8 Wolfram/Wolframnitridschicht