Festwertspeicherzellenvorrichtung mit Isolationsgräben und deren Herstel1ungsverfahren

Die Erfindung bezieht sich auf eine Festwert-Speicherzellen¬ vorrichtung und ein Verfahren zur Herstellung einer Festwert- Speicherzellenvorrichtung mit einem aus Halbleitermaterial bestehenden Substrat, welches im Bereich einer Hauptfläche in einem Zellenfeld matrixförmig in Spalten und Zeilen angeord¬ nete Speicherzellen aufweist, wobei jede Speicherzelle je¬ weils wenigstens einen MOS-Transistor mit einem Sourcegebiet, einem Draingebiet, einem Kanalgebiet, einem Gatedielektrikum und einer Gateelektrode aufweist, wobei die MOS-Transistoren einer Spalte nacheinander in Serie geschaltet sind, jede

Spalte mit einer Bitleitung und die Gateelektroden der MOS- Transistoren einer Zeile mit einer Wortleitung verbunden sind.

Gattungsgemäße Festwert-Speicherzellenvorrichtungen sind bei¬ spielsweise aus R. Cuppens und L. H. M. Sevat, „A 256 kbit ROM with Serial ROM Cell Strueture", IEEE JOURNAL OF SOLID¬ STATE CIRCUITS, VOL. SC-18, Nr. 3, Juni 1983, Seiten 340-344, sowie aus S. Kamuro, et.al., „High Density CMOS Read-Only Me- mories for a Handheld Electronics Language Translator", IEEE Transactions on Consumer Electronics, Vol. CE-27, Nr. 4, No¬ vember 1981, Seiten 605 ff. Bei diesen Nur-Lese-Speichern wird zur Erhöhung der Speicherdichte pro Flächeneinheit eine seriell hintereinander geschaltete Speicherzellenanordnung mit einer NAND-Schaltungs-Konfiguration verwendet, bei der die Ausbildung von Kontaktlöchern im Speicherzellenfeld ver¬ mieden werden kann, wodurch eine sehr kleine ROM-Speicherzel¬ le hergestellt werden kann. Gegenüber den Nur-Lese-Speichern in parallel geschalteter Anordnung der Speicherzellen mit NOR-Schaltungs-Konfiguration muß allerdings eine verringerte Zugriffsgeschwindigkeit in Kauf genommen werden. Zur Speiche¬ rung erheblicher Datenmengen in vielen heutigen elektroni-

sehen Systemen steht jedoch die möglichst große Speicherdich¬ te im Vordergrund, um bei hinreichend niedrigen Prozeßkosten zur Realisierung eines entsprechenden Kostenvorteils eine möglichst große Anzahl von Speicherzellen pro Flächeneinheit unterbringen zu können. Bei den bekannten ROM- oder OTP-Spei¬ cherzellen kann mit üblichen CMOS-Technologien unter Verwen¬ dung einer seriellen Schaltungsanordnung der Speicherzellen in NAND-Zellen-Konfiguration eine Zellengröße von 5F ² erzielt werden, wobei F die in der jeweiligen Technologie kleinste herstellbare bzw. auflösbare Strukturgröße bedeutet.

Weiterhin sind beispielsweise in den Patentanmeldungen P 44 34 725 und P 44 37 581 der gleichen Anmelderin weiterentwik- kelte Festwert-Speicherzellenvorrichtungen und Verfahren zu ihrer Herstellung bekanntgeworden, bei denen die Speicherzel¬ lentransistoren in einer gegenüber der Hauptfläche des Sili¬ ziumsubstrats vertikalen Anordnung ausgebildet sind. Solche fortschrittlichere, allerdings aufwendiger herzustellende Festwert-Speicherzellenvorrichtungen besitzen eine Speicher- dichte von 2F ² -Zellen.

Der Erfindung liegt die Aufgabe zugrunde, eine Festwert-Spei¬ cherzellenvorrichtung und ein Verfahren zur Herstellung einer Festwert-Speicherzellenvorrichtung zur Verfügung zu stellen, welche bzw. welches bei einer hohen Packungsdichte der Spei¬ cherzellen und einer hohen Ausbeute eine einfachere und ko¬ stengünstigere Fertigung bietet.

Diese Aufgabe wird durch eine Festwert-Speicherzellenvorrich- tung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 8 ge¬ löst.

Erfindungsgemäß ist vorgesehen, daß die Source- und Drainge¬ biete der MOS-Transistoren einer Spalte in im wesentlichen parallel zueinander mit einem vorbestimmten Abstand verlau¬ fenden, elektrisch voneinander isolierten, und aus dem Halb¬ leitermaterial des Substrates gefertigten Source/Drain-Stegen

ausgebildet sind, die ausgehend von der Hauptfläche deε Substrates eine vorbestimmte Stegtiefe besitzen, und die Wσrtleitungen für den Anschluß der Gateelektroden der MOS- Transistoren quer zur Längsrichtung der Source/Drain-Stege verlaufend angeordnet sind. Ein wesentliches Merkmal der Er¬ findung besteht sonach darin, eine Speicherzellenanordnung mit sich kreuzenden Source/Drain- und Gate-Bahnen mit der Möglichkeit einer Zellengröße von IF ² anstelle der bisher ma¬ ximal möglichen Speicherdichte von 2F ² vorzusehen, so daß ge- nau eine Speicherzelle pro Grundfläche F ² realisiert werden kann.

Dem Prinzip der Erfindung folgend kann vorgesehen sein, daß das in der Hauptfläche eines Source/Drain-Steges ausgebildete Draingebiet eines MOS-Transistors einer Spalte gleichzeitig das Sourcegebiet des auf dem Source/Drain-Steg unmittelbar benachbarten MOS-Transistors derselben Spalte darstellt. Auf diese Weise können die Speicherzellen in sogenannter NAND- Schaltungs-Konfiguration ausgebildet sein, was eine besonders große Speicherdichte bei einer technologisch einfach herzu¬ stellenden Zellenstruktur ermöglicht.

Bei einer besonders bevorzugten Ausführung der Erfindung ist vorgesehen, daß das Verhältnis der an der Hauptfläche quer zur Längsrichtung des Steges gemessenen Stegbreite b zum Ab¬ stand a der Source/Drain-Stege etwa 20 % bis 40 %, insbeson¬ dere etwa ein Drittel der auflösbaren Strukturgröße F be¬ trägt. Bei einer im wesentlichen durch die Auflösung der ver¬ wendeten Phototechnik vorgegebenen maximalen Strukturgröße F von etwa 1 μm beträgt die Stegbreite b des Source/Drain-Ste¬ ges vorzugsweise etwa 0,3 μm bei einem Abstand a der Source/ Drain-Stege entsprechend der auflösbaren Strukturgrδße F, al¬ so etwa ebenfalls 1 μm. Bei diesen Abmessungen ergibt sich bei einer planaren Ausbildung der Speicherzellen die mit her- kömmlichen lithographischen Technologien maximal mögliche

Speicherzellendichte von genau einer Speicherzelle pro Grund¬ fläche F ² .

Entsprechend der Ausbildung der erfindungsgemäßen Festwert- Speicherzellenvorrichtung mit seriell geschalteten Speicher¬ transistoren in NAND-Zellen-Konfiguration ist vorgesehen, daß jeder der auf der Hauptfläche der Source/Drain-Stege ausge¬ bildeten MOS-Transistoren einer Speicherzelle als Transistor vom Verarmungstyp oder Anreicherungstyp programmiert ist.

Die Erfindung eignet sich sowohl zur Herstellung von einmalig elektrisch programmierbaren Festwert-Speichern, bei denen das Gatedielektrikum insbesondere ein ONO-Formierungsmaterial aufweist (sogenannte OTP-Speicher = One-Time-Programmable- Memory) , oder, alternativ, zur Fertigung von maskenprogram¬ mierbaren Festwert-Speichern (sogenannte maskenprogrammierba- re ROM = Read-Only-Memory) , bei denen das Gatedielektrikum insbesondere ein Gateoxid aufweist.

Bei einer weiterhin bevorzugten Ausbildung der Erfindung ist vorgesehen, daß der Raumbereich zwischen den Source/Drain- Stegen mit einem elektrisch isolierenden Material, insbeson¬ dere einem Si0 ₂ enthaltenden Material aufgefüllt ist.

Bei der Herstellung der erfindungsgemäßen Festwert-Speicher- Zellenvorrichtung erfolgt sowohl die Fertigung der eine vor- bestimmte Stegbreite b aufweisenden Source/Drain-Stege, als auch die Fertigung bzw. Einstellung der in der Hauptfläche entlang der Längsrichtung der Source/Drain-Stege verlaufenden Source- und Drainbereiche jeweils durch einen selbstjustie¬ renden Verfahrensschritt vermittels Abstandhalter, sogenann- ten Spacern, die anschließend als „harte" Maske zur Struktu¬ rierung der darunterliegenden Schichten verwendet werden. Durch die zweimalige Anwendung aufeinanderfolgender Spacer- Techniken in orthogonal zueinanderliegenden Richtungen paral¬ lel zur Hauptfläche des Substrates gelingt es, eine periodi- sehe Anordnung der Speicherzellen mit der kleinsten auflösba¬ ren Strukturgröße F mit genau einer Speicherzelle pro Grund¬ fläche F ² auszubilden.

Jeder selbstjustierende Verfahrensschritt kann hierbei fol¬ gende Unterschritte aufweisen:

- Abscheiden einer Maskierungsschicht auf der Hauptfläche des aus Halbleitermaterial bestehenden Substrates,

- Abscheiden und Strukturieren einer Hilfsschicht auf die Maskierungsschicht,

- ganzflächiges Abscheiden einer Abstandhalterschicht auf die strukturierte Hilfsschicht und Rückätzen der Abstandhalter- schicht unter Bildung von seitlich an der strukturierten Hilfsschicht angeordneten Abstandhaltern,

- Entfernen der strukturierten Hilfsschicht, dabei Stehenlas¬ sen der Abstandhalter, und

- Ätzen der Maskierungsschicht unter Verwendung der Abstand- halter als Ätzmaske.

Bei dem zunächst auszuführenden selbstjustierenden Verfah¬ rensschritt zur Herstellung der Source/Drain-Stege kann die strukturierte Maskierungsschicht als Ätzmaske verwendet wer- den, während bei dem nachfolgend auszuführenden selbstjustie¬ renden Verfahrensschritt zur Fertigung der Source- und Drain¬ gebiete die strukturierte Maskierungsschicht als Implantati¬ onsabdeckmaske verwendet werden kann.

Es liegt im Rahmen der Erfindung, bei der Herstellung des

Zellenfeldes der Speicherzellenvorrichtung gleichzeitig MOS- Transistoren zur Ansteuerung der Speicherzellenvorrichtung an der Peripherie auf dem Substrat zu bilden. Das Gateoxid und die Gateelektroden der MOS-Transistoren in der Peripherie können hierbei mit den gleichen Prozeßschritten wie das Gate¬ oxid und die Gateelektroden im Zellenfeld gebildet werden.

Weitere Merkmale, Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausfüh- rungsbeispielen anhand der Zeichnung.

Es zeigt:

Figur 1 eine schematische Schnittansicht einer auf einem p-

Silizium-Wafer auszubildeten Festwert-Speicherzellen¬ vorrichtung gemäß einem Ausführungsbeispiel der Er- findung nach Abscheiden einer als Maskierungsschicht dienenden Si0 ₂ - und Si ₃ N ₄ -Schicht,*

Figur 2 eine schematische Schnittansicht des Wafers nach Ab¬ scheidung und Strukturierung einer als Hilfsschicht dienenden CVD-Si0 ₂ -Schicht,*

Figur 3 eine schematische Schnittansicht des Wafers nach Ab¬ scheiden einer Poly-Si-Schicht, aus der die Abstand¬ halter gebildet werden,*

Figur 4 eine schematische Schnittansicht des Wafers nach an¬ isotroper Ätzung der Poly-Si-Schicht;

Figur 5 eine schematische Schnittansicht des Wafers nach Ent- fernen der verbleibenden Si0 ₂ -Hilfsschicht;

Figur 6 eine schematische Schnittansicht des Wafers nach

Strukturierung der darunterliegenden Si0 ₂ - und Si ₃ N ₄ - Schichten und nachfolgender Entfernung der Poly-Si- Spacer;

Figur 7 eine schematische Schnittansicht des Wafers nach

Strukturierung des Silizium-Substrates zur Herstel¬ lung der Source/Drain-Stege;

Figur 8 eine schematische Schnittansicht des Wafers nach kon¬ former Abscheidung und Auffüllung einer TE0S-Si0 ₂ - Schicht;

Figur 9 eine schematische Schnittansicht des Wafers nach Rückätzen der TEOS-Si0 ₂ -Schicht;

Figur 10 eine entlang der Linie X-X nach Figur 9 genommene schematische Schnittansicht des Wafers, zur Erläute¬ rung der Programmierung der einzelnen Speicherzellen vermittels lackmaskierter Ionenimplantation,

Figur 11 eine schematische Schnittansicht des Wafers nach Ab¬ scheidung und Strukturierung einer TEOS-Schicht;

Figur 12 eine schematische Schnittansicht des Wafers nach Ab- scheiden eines Si0 ₂ /Gate-Oxids ;

Figur 13 eine schematische Schnittansieht des Wafers nach Ab¬ scheidung einer Poly-Si-Schicht, Dotierung, und Aus¬ heilung;

Figur 14 eine schematische Schnittansicht des Wafers nach anisotroper Zurückätzung der Poly-Si-Schicht;

Figur 15 eine schematische Schnittansicht des Wafers nach Entfernung der Oxidschichten;

Figur 16 eine schematische Schnittansicht des Wafers nach Ausführung einer Ionenimplantation zur Formierung der Source/Drain-Bereiche;

Figur 17 eine schematische Ansicht einer Festwert-Speicher¬ zellenvorrichtung gemäß einem Ausführungsbeispiel der Erfindung; und

Figur 18 eine schematische Draufsicht auf die Festwert-Spei¬ cherzellenvorrichtung.

Auf der Hauptoberfläche 1 eines Substrates 2 aus zum Beispiel p-dotiertem monokristallinem Silizium wird gemäß Figur 1 ganzflächig eine dünne Si0 ₂ -Schicht 3 und hierauf eine Si ₃ N ₄ - Schicht 4 mit einer jeweiligen Dicke von etwa 100 nm bis 200 nm aufgewachsen bzw. abgeschieden. Daran anschließend wird

vollflächig eine als Hilfsschicht dienende CVD-Si0 ₂ -Schicht 5 mit einer Dicke von etwa 300 nm bis 400 nm abgeschieden und gemäß Figur 2 vermittels üblicher photolithographischer Ver¬ fahren strukturiert. Gemäß Figur 3 wird daran anschließend eine Poly-Si-Schicht 6 mit einer Dicke von etwa 300 nm ganz¬ flächig abgeschieden und anschließend anisotrop zurückgeätzt, so daß sich die aus Figur 4 ersichtliche Anordnung ergibt. Vorzugsweise vermittels einem chemischen Ätzmittel wie insbe¬ sondere Flußsäure wird daran anschließend gemäß Figur 5 die strukturierte CVD-Si0 ₂ -Schicht 5 isotrop entfernt, wobei die aus Polysilizium bestehenden Abstandhalter 7 stehengelassen werden, die in einem nachfolgenden Prozeßschritt gemäß Figur 5 als „harte" Maske zur Strukturierung der darunterliegenden Si ₃ N ₄ -Schicht 4 verwendet werden. Nach Strukturierung der Si ₃ N ₄ -Schicht 4 werden die Poly-Si-Abstandhalter 7 entfernt und die Si ₃ N ₄ -Struktur vorzugsweise vermittels einem ani¬ sotropen Ätzmittel auf die Si0 ₂ -Schicht 3 übertragen (siehe Figur 6) . Der Verbund bestehend aus den strukturierten Si0 ₂ - und Si ₃ N ₄ -Schichten 3, 4 dient anschließend als „harte" Maske zur weiteren Strukturierung des Siliziumsubstrates 2 gemäß

Figur 7. Hierbei werden im wesentlichen parallel zueinander mit einem vorbestimmten Abstand a verlaufende, elektrisch voneinander isolierte Source/Drain-Stege 8 ausgebildet, die ausgehend von der Hauptfläche 1 des Substrates 2 eine Tiefe t von etwa 400 nm besitzen. Das Verhältnis von Stegbreite b zum Abstand a der Source/Drain-Stege 8 beträgt etwa ein Drittel. Daran anschließend wird die gesamte Anordnung gemäß Figur 8 mit einer konform abgeschiedenen TEOS-Si0 ₂ -Schicht 9 aufge¬ füllt, welche eine Dicke von etwa 600 nm bis 800 nm besitzt, und daran anschließend gemäß Figur 9 zurückgeätzt oder durch einen „Chemical Mechanical Polishing"-Prozeßschritt zurückge¬ schliffen.

Die nachfolgenden Schnittansichten zeigen jeweils einen or- thogonalen Schnitt zur Ebene X-X nach Figur 9.

Gemäß Figur 10 wird daran anschließend die EinsatzSpannung der Speicherzellentransistoren T, sowie gegebenenfalls der außerhalb des Zellenfeldes im Peripheriebereich liegenden, nicht näher dargestellten planaren Transistoren über einen Implantationsschritt definiert. Hierzu wird auf die Hauptflä¬ che 1 jeweils eine geeignete Implantationsmaske 10 beispiels¬ weise in der Form eines Photolackes aufgetragen und struktu¬ riert, und eine Einstellung der Transistoren durch geeignete Dosiswahl gemäß Pfeile 11 angedeuteten Implantation vorgenom- men. Die Öffnung 12 der Lackmaske 10 sollte im Minimalfall F • F betragen, um die Verjustier-Toleranzen bei den nachfol¬ genden Photolithographieschritten abfangen zu können. Die Im¬ plantation kann beispielsweise mit Bor durchgeführt werden, wobei die Implantationsenergie beispielsweise etwa 25 keV und die Dosis beispielsweise 1 • 10 cm ^" betragen kann.

Die Fertigung der Gateelektroden erfolgt in ähnlicher Weise wie die Herstellung der Source/Drain-Stege vermittels einem weiteren selbstjustierenden Verfahrensschritt. Gemäß Figur 11 wird wiederum eine als Hilfsschicht dienende TE0S-Si0 ₂ -

Schicht 13 abgeschieden und strukturiert. Daran anschließend erfolgt im Falle eines maskenprogrammierten Nur-Lese-Spei- chers eine Gateoxidabscheidung, oder, wie im Falle eines ein¬ mal elektrisch programmierbaren Nur-Lese-Speichers, eine ONO- Formierung. Im Falle der Herstellung eines Gateoxids wird nach Entfernen der Implantationsmaske beispielsweise eine thermische Oxidation bei zum Beispiel 750° durchgeführt. Da¬ bei entsteht an freiliegenden Siliziumflächen ein dünnes Ga¬ teoxid 14 mit einer skalierbaren Dicke von etwa 5 nm bis 10 nm, so daß sich die in Figur 12 dargestellte Anordnung er¬ gibt. Daran anschließend wird eine Poly-Si-Schicht 15 gemäß Figur 13 abgeschieden, gegebenenfalls durch Ionenimplantation oder Belegung dotiert und ausgeheilt, und anschließend gemäß Figur 14 anisotrop zurückgeätzt. Gemäß Figur 15 werden die Oxidschichten 13 und 14 trocken entfernt, so daß Abstandhal¬ ter 16 stehen bleiben, die als „harte" Maske zur Ionenimplan¬ tation für die Formierung der Source/Drain-Bereiche 17 ver-

wendet werden (siehe Figur 16) . Die Source/Dram-Bereiche 17 werden durch Implantation mit zum Beispiel Arsen bei einer Energie von 50 keV mit einer Dosis von 5 • 10 ¹⁵ cm ^"3 gebildet Gleichzeitig können auch die Source/Dram-Gebiete der nicht näher dargestellten MOS-Transistoren m der Peripherie ohne weitere zusätzliche Maske hergestellt werden. Ferner können zur Herstellung sämtlicher lateralen MOS-Transistoren m dem Zellenfeld und im Peripheriebereich weitere, aus der MOS- Technik an sich bekannte Verfahrensschritte wie Einstellung eines LDD-Profils, Salizide-Technik und ähnliches durchge¬ führt werden. Anschließend werden - nach Entfernung der Ab¬ standhalter 16 - durch einen üblichen Metallisierungsschπtt Wortleitungen 18 für den Anschluß der Gateelektroden der MOS- Transistoren T quer zur Längsrichtung der Source/Drain-Stege 8 verlaufend angeordnet. Figur 17 zeigt m einer schemati¬ schen räumlichen Darstellung ein Ausführungsbeispiel der auf diese Weise realisierten Anordnung.

Für die Verdrahtung der so hergestellten Leiterbahnen mit ei- ner Standardmetallisierung sind zwei zusätzliche Proze߬ schritte erforderlich, die unter Bezugnahme auf die Figur 18 näher erläutert werden. Die Figur 18 zeigt eine schematische Draufsicht der Anordnung entsprechend dem Zustand nach Figur 3, wobei mit den Bezugsziffern Y und Y' die Lage der Kontakt- löcher 19 und 20 für den Anschluß von Bitleitungen, und an¬ hand der strichpunktierten Linie 21 der Verlauf eines Zellen¬ feldes angedeutet ist. Die Kontaktlöcher besitzen wiederum Abmessungen von F • F.