MINAMI TAKASHI (JP)
KOSUDA MOTOMU (JP)
WATANABE HEIJI (JP)
KITANO NAOMU (JP)
MINAMI TAKASHI (JP)
KOSUDA MOTOMU (JP)
WATANABE HEIJI (JP)
| WO2004008544A1 | 2004-01-22 |
| JP2006237371A | 2006-09-07 | |||
| JP2002184773A | 2002-06-28 | |||
| JP2003249497A | 2003-09-05 |
| 半導体製造装置において、ロードロック室と搬送室とプラズマを用いた処理を行う処理室1と処理室2を有し、処理室2においては、排気手段に、酸素分圧が1×10 -5 [Pa]以下にするための制御手段が取り付けられていることを特徴とする装置。 |
| 請求項1記載の装置において、さらにプラズマを用いた処理を行う処理室3を増設することができることを特徴とする装置。 |
| 請求項1記載の処理室2においては、酸素ガス系導入管と基板加熱システムを有することを特徴とする装置。 |
| 請求項1記載の処理室2において、導入酸素ガスの設定流量に対し、±0.1%の精度でコントロールされる制御手段を有することを特徴とする装置。 |
| 請求項1記載の装置において、ロードロック室、搬送室、処理室1、処理室2間もしくは、ロードロック室、搬送室、処理室1,2,3間の一連のプロセスを大気に晒すことなく行うために制御手段を有することを特徴とする装置。 |
| 請求項1記載の装置を用いて、製造した半導体デバイスの界面の炭素不純物量を、1×10 20 atoms/cm 3 以下とすることを特徴とする装置。 |
| 請求項1に記載した装置を用いて、高誘電率膜と金属電極を連続で形成する方法であって、処理室1で、シリコン酸化膜または、シリコン酸窒化膜上に金属膜を堆積させるステップ1と処理室2において処理室1で形成した金属膜を用いて高誘電率膜に形成するステップ2と処理室1もしくは、増設した処理室3において処理室2で形成した高誘電膜上に金属電極材料を堆積させるステップ3を含む方法において、大気に晒すことなく、前記ステップが連続的に行われることを特徴とする方法。 |
| 前項で記載したステップ1での金属膜の堆積方法は、金属原子が酸化反応を生じ難い雰囲気中において、スパッタ法で金属膜を形成することを特徴とする方法。 |
| 請求項8記載の方法において、前記金属膜が、Zr、Hf、Ta、Al、Ti、Nb、Sc、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Si、Fe及びLuからなる群から選択された1種又は2種以上の金属元素を含有することを特徴とする方法。 |
| ステップ2実施における処理室2の酸素導入後の処理室圧力は、1×10 -3 [Pa]以上10[Pa]以下であることを特徴とする方法。 |
| 請求項7で記載したステップ2は、酸素導入と基板加熱を同時に行い、高誘電率膜形成を行うことを特徴とする方法。 |
| ステップ3における金属電極膜は、酸素、窒素または、亜酸化窒素あるいは酸素、窒素同時導入可能な堆積装置で、反応性スパッタ法で金属電極膜を形成することを特徴とする方法。 |
| ステップ3における金属電極膜は、少なくとも2つ以上のカソードを同時放電することにより、2元系以上の金属混合膜を形成することを特徴とする方法。 |
| ステップ3における金属電極膜は、Zr、Hf、Ta、Ti、Al、Ru、Si、Ni、Pt、Ir、Er、Yb、La、Dy、Y、Gd、Co、W及びCからなる選択された1種又は2種以上の金属元素を含有することを特徴とする方法。 |
本発明は、金属酸化膜半導体電界トラン スタ(MOSFET)の製造において、高誘電率膜を 成し、高誘電率膜上に金属電極材料膜を堆 するための装置及び方法に関する。より具 的には、本発明は、MOSFETにおいて、高誘電 膜中の不純物低減及び酸化膜換算膜厚値の 減を実現しつつ、高誘電率膜と金属電極材 膜との界面特性を向上させるための装置お び方法に関する。また、本発明は、この方 に適した基板処理システムに関する。
現在、金属酸化膜半導体電界トランジス (MOSFET)は、ゲート絶縁膜にシリコン酸化膜 ゲート電極にポリシリコンを使用して、そ らを組み合わせることによって、製造され いる。半導体素子製造に関する傾向として 集積回路の性能を向上させるため、半導体 子のデザインルールが徐々に縮小されてい 。これに伴い、ゲート絶縁膜の薄層化が要 される。しかしながら、シリコン酸化膜を いたゲート絶縁膜では、薄層化に限界があ 。即ち、限界を超えた薄層化は、許容範囲 超えたリーク電流の増大を帰結する。
そこで、シリコン酸化膜より比誘電率が いゲート絶縁膜の適用が検討されており、 のようなゲート絶縁膜は、高誘電率膜と呼 れている。高誘電率膜をゲート絶縁膜に用 た場合、ゲート電極はポリシリコンから金 電極に変更されなければならない。それは 以下に示す2つの理由からである。第1の理 は、ポリシリコンが、殆どの高誘電率膜に 合しないからである。第2の理由は、ポリシ コンを使用すると、ポリシリコンと高誘電 膜との界面に空乏領域が形成され、それに り酸化膜換算膜厚(EOT)が大きくなり、キャ シタンスが低下するという問題が生じるか である。
ここで、酸化膜換算膜厚について説明する
ゲート絶縁膜の種類によらず、ゲート絶縁
材料がシリコン酸化膜であると仮定して、
ート容量から逆算して得られる絶縁膜の電
的な膜厚をシリコン酸化膜換算膜厚(EOT:Equiv
alent Oxide Thickness)という。即ち、絶縁膜の比
誘電率をεh、シリコン酸化膜の比誘電率をεo
とし、絶縁膜の厚さをdhとしたとき、シリコ
酸化膜換算膜厚deは、下記数式1で表される
[数式1]
de=dh×(εo/εh)
上記数式 1 は、ゲート絶縁膜に、シリコ
酸化膜の比誘電率εoに比べて大きな誘電率ε
hをもった材料を用いた場合には、シリコン
化膜換算膜厚は、このゲート絶縁膜の膜厚
りも薄いシリコン酸化膜と同等になること
示している。なお、シリコン酸化膜の比誘
率εoは3.9程度である。そのため、例えば、ε
h=39の高誘電率材料からなる膜は、その物理
厚を15nmとしても、シリコン酸化膜換算膜厚(
電気膜厚)が1.5nmになり、ゲート絶縁膜の容量
値を膜厚が1.5nmのシリコン酸化膜と同等に保
つつ、トンネル電流を著しく低減すること
できる。
現状においては、高誘電率膜形成技術と て、MO-CVD法、ALD法で高誘電率膜を形成する 法、もしくは、シリコン酸化膜上にこれら 手法を用いて、金属膜を形成し、大気圧雰 気で熱処理を施し、高誘電率膜を形成する 法が一般的である。また、金属電極形成技 として、MO-CVD法、ALD法を用いるのが一般的 ある。
上述した手法によって、高誘電率膜と金 電極の積層構造を形成する場合、高誘電率 と金属電極との界面が、必ず大気に晒され しまい、高誘電率膜と金属電極との界面に 純物が付着し、電気特性に悪影響を与える いう問題がある。また、CVD法による場合、 料にカーボンが含まれているため、この不 物による電気特性劣化も問題となる。
特許文献1においては、高誘電率膜と金属 電極との界面特性を向上する手段として、高 誘電率膜形成後、真空を破らずに金属電極堆 積室に搬送し、金属電極を形成する方法が挙 げられている。しかしながら、特許文献1は 高誘電率膜形成プロセス中の熱処理段階で 酸素雰囲気制御に関して、何らの考慮を払 ていないため、酸化膜換算膜厚値(EOT)が厚く なるという問題が生じる。または、C-V曲線で ヒステリシスが生じる問題がある。
このように、高誘電率膜と金属電極膜積 構造形成において、これらの膜界面の不純 低減と高誘電率膜中の不純物低減ならびに 化膜換算膜厚値の低減を同時に満足するこ が課題である。
本発明の第1の側面は、ロードロック室と搬 送室とプラズマを用いた処理を行う処理室1 処理室2を有し、処理室2においては、排気手 段に、酸素分圧が1×10 -5 [Pa]以下にするための制御手段が取り付けら ていることを特徴とする半導体製造装置で る。
本発明の第1の側面の実施例として、半導 体製造装置はさらに、プラズマを用いた処理 を行う処理室3を増設することができること 特徴とする。
本発明の第1の側面の実施例として、半導 体製造装置の処理室2においては、酸素ガス 導入管と基板加熱システムを有することを 徴とする。
本発明の第1の側面の実施例として、半導 体製造装置の処理室2において、導入酸素ガ の設定流量に対し、±0.1%の精度でコントロ ルされる制御手段を有することを特徴とす 。
本発明の第1の側面の実施例として、半導 体製造装置は、ロードロック室、搬送室、処 理室1、処理室2間もしくは、ロードロック室 搬送室、処理室1,2,3間の一連のプロセスを 気に晒すことなく行うために制御手段を有 ることを特徴とする。
本発明の第1の側面の実施例として、半導体 製造装置は、製造した半導体デバイスの界面 の炭素不純物量を、1×10 20 atoms/cm 3 以下とすることを特徴とする。
本発明の第2の側面は、高誘電率膜と金属 電極を連続で形成する方法であって、処理室 1で、シリコン酸化膜または、シリコン酸窒 膜上に金属膜を堆積させるステップ1と処理 2において処理室1で形成した金属膜を用い 高誘電率膜に形成するステップ2と処理室1も しくは、増設した処理室3において処理室2で 成した高誘電膜上に金属電極材料を堆積さ るステップ3を含む方法において、大気に晒 すことなく、各ステップが連続的に行われる ことを特徴とする。
本発明の第2の側面の実施例として、上記 ステップ1での金属膜の堆積方法は、金属原 が酸化反応を生じ難い雰囲気中において、 パッタ法で金属膜を形成することを特徴と る。
本発明の第2の側面の実施例として、堆積 される金属膜が、Zr、Hf、Ta、Al、Ti、Nb、Sc、Y 、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm 、Yb、Si、Fe及びLuからなる群から選択された1 種又は2種以上の金属元素を含有することを 徴とする。
本発明の第2の側面の実施例として、上記ス テップ2実施における処理室2の酸素導入後の 理室圧力は、1×10 -3 [Pa]以上10[Pa]以下であることを特徴とする。
本発明の第2の側面の実施例として、上記 ステップ2は、酸素導入と基板加熱を同時に い、高誘電率膜形成を行うことを特徴とす 。
本発明の第2の側面の実施例として、上記 ステップ3における金属電極膜は、酸素、窒 または、亜酸化窒素あるいは酸素、窒素同 導入可能な堆積装置で、反応性スパッタ法 金属電極膜を形成することを特徴とする。
本発明の第2の側面の実施例として、上記 ステップ3における金属電極膜は、少なくと 2つ以上のカソードを同時放電することによ 、2元系以上の金属混合膜を形成することを 特徴とする。
本発明の第2の側面の実施例として、上記 ステップ3における金属電極膜は、Zr、Hf、Ta Ti、Al、Ru、Si、Ni、Pt、Ir、Er、Yb、La、Dy、Y、 Gd、Co、W及びCからなる選択された1種又は2種 上の金属元素を含有することを特徴とする
本発明によれば、現状の課題である高誘 率膜中の不純物低減ならびに酸化膜換算膜 値の薄層化、高誘電率膜と金属電極界面の 純物低減を同時に満足ずることが出来る。
本発明に従った高誘電率膜形成方法の一実 例の概略を以下に示す。まず、例えば単結 シリコンからなる基板上に1nmから2nm以下の リコン酸化膜を形成する。そして、1nmから2 nm以下のシリコン酸化膜上にスパッタ法によ て、0.1nmから0.7nm以下の金属膜を形成する。 形成した金属膜は、真空を破らずに、酸素分 圧が1.0×10 -8 [Pa]以下の熱処理室に搬送し、基板温度900℃ 下, 酸素分圧1×10 -3 [Pa]以上10[Pa]以下で熱酸化処理を行い、高誘 率膜を形成する。高誘電率膜を形成後、真 を破らずに、基板を金属膜堆積室に搬送し 金属電極膜を形成する。
この処理を行うための半導体製造装置構 図を図1Aに、この処理のフロー図を図1Bに示 す。図1Aに示すように、半導体製造装置100は ロードロック室101、搬送室102、スパッタ装 103、熱処理室104及び制御手段106からなり、 ードロック室101、スパッタ装置103及び熱処 室104と搬送室102とは、それぞれゲートバル 105によって仕切られている。半導体製造装 100は、基板がロードロック室101から出し入 され、ロードロック室101に配置された基板 、搬送室102を介して、スパッタ装置103及び 処理室104へと自動搬送されるように構成さ ている。
次に図1Bについて説明する。まず、ステ プ1において、基板を、ロードロック室101に 置する。ステップ2において、ロードロック 室101を排気する。ステップ3において、基板 、ロードロック室101から、ゲートバルブ105 介して、搬送室102に搬送する。ステップ4に いて、基板を、搬送室102から、ゲートバル 105を介して、スパッタ装置103に搬入する。 テップ5において、スパッタ装置103に搬入さ れた基板上に、公知のスパッタ法により、金 属膜を形成する。金属膜が形成された基板を 、ステップ6において、スパッタ装置103から ゲートバルブ105を介して、搬送室102に搬出 る。ステップ7において、搬送室102に搬出さ た基板を、ゲートバルブ105を介して、熱処 室104に搬入する。ステップ8において、熱処 理室104内に搬入された金属膜が形成された基 板を熱酸化処理し、酸化膜を形成する。ステ ップ9において、酸化膜が形成された基板を 熱処理室104から、ゲートバルブ105を介して 搬送室102へ搬出する。搬送室102へ搬出され 基板は、ステップ10において、ゲートバルブ 105を介して、スパッタ装置103へ搬入される。 ステップ11において、スパッタ装置103内に搬 された基板の酸化膜上に、公知のスパッタ によって、金属膜を形成する。この金属膜 形成された基板を、ステップ12において、 ートバルブ105を介して、搬送室102に搬出す 。ステップ13において、搬送室102に搬出され た基板を、ゲートバルブ105を介して、ロード ロック室101に搬送する。ステップ14において ロードロック室101に搬送された基板を、装 外部へ取り出すことで、一連のステップは 了する。
図2は、本発明を実施する半導体製造装置 200のより具体的な構造を示す図である。ロー ドロック室201は、図示していないゲートバル ブによって、搬送室202と仕切られており、こ れにより搬送室202は大気から遮断されている 。ロードロック室201は、自動基板搬送機構を 備えており、搬送室202の真空状態を維持しつ つ、処理前、処理後の基板の出し入れを行う ことが可能である。搬送室202は、ロードロッ ク室201を介した基板の出し入れのみならず、 高い真空状態を維持し基板の酸化や不純物汚 染を発生させることなく、スパッタ装置203と 熱処理室204との間で基板を自動搬送する機能 を果たす。スパッタ装置203は、ゲートバルブ を介して、搬送室202と接続している。熱処理 室204も同様に、ゲートバルブを介して、搬送 室202と接続している。
図3は、図2の熱処理室204の断面図である 熱処理室300は、酸素導入管302、熱電対303、 板加熱機構304、 ターボ分子ポンプ305、基板 ホルダ-306からなり、この基板ホルダー306上 配置された基板301を、所定の処理条件を充 しつつ、加熱処理する。
図4は、図2のスパッタ装置203の断面図で る。スパッタ装置400は、スパッタリングガ 導入系401、ターゲット(カソード)402、ターゲ ット402にDC電源を供給するDC電源403、 シャッ タ-404、基板ホルダ-405及び反応性ガス導入系4 06からなる。基板407は、基板ホルダー405上に 置され、処理される。
図5は、本発明の原理に従って形成した、 高誘電率膜と金属電極膜との積層構造を示す 図である。501はシリコン基板、502はシリコン 酸化膜、503は金属膜、504は金属シリケート膜 、505は金属電極膜を示している。
図5Aは、基板501上に、シリコン酸化膜502 形成された状態を表している。基板501は、 えば(100)面方位を有する単結晶シリコンから なり、さらにリンがドープされ、抵抗値が2~1 0ω・cmの範囲に制御されたもの等を使用する 本実施例では、基板501は、直径200mm、P型単 晶シリコン基板を使用した。
この基板501表面をRCA洗浄により洗浄し、 板表面の金属、有機物、パーティクル、自 酸化膜等の除去を行った。次に、洗浄によ て清浄なシリコン原子が表面に露出されて る基板501を、図示しない急速熱酸化処理装 内に搬送し、酸素雰囲気中において1000℃の 熱酸化を行い、シリコン酸化膜を形成した。 シリコン酸化膜厚が厚すぎると、酸化膜換算 膜厚値を低く抑えることが困難となるため、 膜厚値は1nmから2nm以下の膜厚であることが望 ましい。本実施例では、シリコン酸化膜形成 にあたり、熱酸化法を用いたが、ラジカル酸 化法など、良好なシリコン界面が得られるそ の他の適切な手段を用いることも可能である 。これにより図5Aに示すように、基板501表面 膜厚1.8nmのシリコン酸化膜502が形成された
シリコン酸化膜502を形成した後、図2に示す 半導体製造装置200のロードロック室201に、基 板501を設置し、3.0×10 -5 [Pa]まで減圧したのちに、超高真空状態を維 している搬送室202を介して、DCマグネトロン スパッタ装置203に搬送した。
本実施例において、スパッタ装置203のター ットにはHfを用いており、搬送されたシリ ン酸化膜502上にスパッタ法によって、Hf膜503 を形成する。スパッタ装置203は、スパッタに より形成したHf膜503などの金属膜が酸化反応 生じ難い雰囲気を有することが望ましい。 パッタ装置203内に基板501が搬送される前に スパッタ装置203内を超高真空状態まで排気 て、具体的には1.0×10 -6 [Pa]以下に減圧されていることが望ましい。 お、スパッタを行う装置の方式はECRスパッ 法の他、DCマグネトロンスパッタ法、RFマグ トロンスパッタ法などのいかなる処理方式 あってもよい。
スパッタ装置203は、図4に示すように、基 板407に対して斜めにターゲット402が設置され ており、複数のターゲットを同時に搭載する ことが可能である。さらに基板407を設置する 基板ホルダー405は、任意の回転数で回転する 機構になっている。
つづいて、1.0×10 -6 [Pa]以下に減圧されたスパッタ装置203に、反 性ガス導入系406により20sccmの流量のアルゴ ガスを導入し、スパッタ装置203室内圧力を0. 02Paに保持した。続いて、ターゲット402にDC電 源403から100WのDCを印加してプラズマを生成し 、スパッタリングガス導入系401から供給され たガス雰囲気中で、Hf原子のスパッタを行っ 。スパッタされたHf原子は、ターゲットに 向する位置に支持された基板407(501)方向に飛 来し、シリコン酸化膜502上に堆積することで Hf膜503が形成される。この処理によって、図5 Bに示すように膜厚0.5nmのHf膜503がシリコン酸 膜502上に形成された。
その後、Hf膜503を形成した基板501を、搬送 202を介して、熱処理室204内に搬送した。こ とき、基板501上に堆積されたHf膜503が酸化さ れないよう、搬送室202は、超高真空状態に維 持されている。熱処理室204内に基板501が搬送 される前は、熱処理室204内の酸素分圧は、1.0 ×10 -8 Pa以下であり、酸素の吸着性の強いHf膜503が 送されても酸化しない。
図3に示した、熱処理室204の基板加熱機構 304は、所望の設定温度にしておく必要がある 。本実施例では、850℃に設定した状態で基板 301(501)が搬送された。搬送された基板301(501) 、基板ホルダ-306に設置した後、直ちに酸素 入管302により酸素を所望の圧力まで導入す 。本実施例では、熱処理室204に10sccmの酸素 スを導入し、熱処理室204室内圧力を0.1Paに 持し、加熱酸化処理を行い、図5Cに示すよう に、金属シリケート膜504として、Hfシリケー 膜を形成した。
その後、再び基板501を、搬送室202を介し 、DCマグネトロンスパッタ装置203に搬送し 。形成されたHfシリケート膜504の表面が、酸 化され又はカーボンに起因する不純物により 汚染されることのないように、搬送室202は、 残留酸素が極めて少ない超高真空状態に維持 されている。
基板501がスパッタ装置203に搬送された後 反応性ガス導入系406によりスパッタ装置203 に20sccmの流量のアルゴンガスと15sccmの窒素 スを窒化源として同時に導入し、スパッタ 置203内圧力を0.03Paに保持した。つづいて、D C電源403からターゲット402に1000WのDCを印加し プラズマを生成し、ターゲットを構成するT i原子のスパッタを行った。反応性ガスを用 ているので、図5Dに示すように、金属シリケ ート膜504上には、金属電極膜505として、TiN膜 が形成される。また、TiON/TiN積層膜やTiN/TiON 層膜を形成するために、酸素ならびに窒素 ス、または、亜酸化窒素ガスを導入するこ もできる。
図6Aは、本発明に従った方法を用いて形成 た高誘電率膜と金属電極材料との積層構造 、印加電圧(V)に対する静電容量(μF/cm 2 )の変化特性であるC-V特性を示す図である。 の図より、酸化膜換算膜厚値が1.1nm、ヒステ リシスの値が10mV以下の優れた電気特性が得 れていることが分かる。
図6Bは、酸化膜換算膜厚(EOT)(nm)に対するリ ク電流値Ig(A/cm 2 )の変化特性を示す図である。本発明によれ 、従来の構造シリコン酸化膜やポリシリコ 電極と比較して、リーク電流値を5桁低くで ることが分かる。
図7Aは、本発明に従って形成した積層構造 、Hfシリケート膜形成後一旦大気暴露した後 にTiN膜を形成した積層構造とを比較した場合 の、SIMS分析結果であり、基板深さ(nm)に対す 炭素濃度(atoms/cm 3 )の変化を示している。1)は本発明に従って形 成した積層構造の分析結果を、2)はHfシリケ ト膜形成後一旦大気暴露した後にTiN膜を形 した積層構造の分析結果を示す。Hfシリケー ト膜形成後に一旦大気暴露した場合の積層構 造と比較して、本発明に従って形成した積層 構造の方が、HfシリケートとTiN膜との界面に けるカーボンのピークが、1桁低く抑えられ ていることが分かる。
図7Bは、酸化膜換算膜厚(EOT)(nm)に対するリ ク電流値(A/cm 2 )の変化を示す図である。1)は本発明に従って 形成した積層構造の分析結果を示し、2)は大 暴露時間5分間の場合の分析結果を示し、3) 大気暴露時間1時間の場合の分析結果を示し 、4)は大気暴露時間24時間の場合の分析結果 示す。図7Bから、大気暴露時間が長期化する ことによって、リーク電流値はあまり変化し ないが、酸化膜換算膜厚値が増加することが 分かる。
図7Cは、大気暴露時間(min)に対するヒステリ シス(mV)の変化特性を示す図である。図7Cから 、大気暴露時間が長期化するにつれて、ヒス テリシスの値が増加することが分かる。つま り、カーボン濃度1×10 20 atoms/cm 3 以下程度に抑えることによって、電気特性が 向上できる。
上記説明においては、TiN/HfSiO/SiO2/Si構造 ついて説明したが、成膜する金属電極膜の 類や形成する金属シリケート膜種を限定す 趣旨ではない。
開始基板501は、事前に蒸着された薄いSiO2 またはSiON層を有していることが望ましい。 角PVDモジュールを使用して、この膜上に蒸 する材料は、好ましくは、Hf,Ta,Zr等の耐熱金 属、HfN,TaN,TiN等の金属窒化物、HfTa,HfTi等の金 合金、HfSi等の金属半導体合金、TaSiN等の金 合金窒化物である。これらの2以上の膜を、 積層構造として蒸着することも可能である。 例えば、Hf/SiN/Hf、HfN/AlN/、Hfなどである。通 、Hf,Zr,TiまたはTaが金属ターゲット402として 用される。しかしながら、他の金属ターゲ ト402も使用できる。金属半導体合金が蒸着 れる場合、半導体材料はSiであることが好 しい。
ゲート材料は、Ta,Ru,Hf等の金属、TiN,HfN,TaN 等の金属窒化物、RuTa,HfTa等の金属合金、HfSi,T aSi等の金属半導体合金、TaSiN等の金属半導体 金窒化物、または、これらの膜から成る積 体、例えばHf/TaN/TiN,Ru/Ta/TaNであっても良い
本発明内容について、従来技術と比較し 以下により具体的成果を述べる。45nmテクノ ロジーノードからさらに進んだ金属-酸化物- 導体電界効果トランジスタ(MOSFETs)のために 金属/High―Kゲート積層構造は、必要不可欠 ある。化学気相蒸着(CVD)法によって形成さ る金属ゲート及び高誘電率薄膜は、多くの ループによって研究されてきた。しかしな ら、High―K薄膜内及び金属/High―K誘電体界面 内の残留不純物によって、デバイスパフォー マンスが低下することが重大な問題となって いることが報告されてきた。例えば、T.川原 K.鳥居、R.三橋、A.武藤、A.堀内、H.伊藤及び H.北島:日本応用物理ジャーナル43(2004)4129等を 参照されたい。
従前、超薄物理的気相蒸着(PVD)金属層とSiO 2 下層との間の固相界面反応(SPIR)を使用するこ とによって、高品質シリケートゲート誘電体 を製造する方法が実証されている。そこでは 、PVD成長金属層を使用することによって、CVD 法と比較して、薄膜内のカーボン不純物を低 減することができた。従前の研究でのSPIRプ セスは、本来の場所以外で(ex-situ)行われて たため、界面を正確に制御することができ 、大気暴露に起因する不純物を正確に制御 ることができなかった。
界面と不純物の効果を明確にするために 本発明により、本来の場所での(in-situ)PVD法 提案された。in-situPVD法とは、SPIRによってHi gh-Kゲート誘電体を形成し、連続的に、クラ タツールを使用する低ダメージスパッタリ グシステムによって金属電極を形成すると うものである。本発明により、in-situPVD法に り製造されたTiN/Hfシリケート積層構造を用 た、ゲート積層構造を最初に形成するP型金 属/絶縁体/半導体電界効果トランジスタ(MISFET s)のデバイスパフォーマンスが改善される。
図8Aは、in-situPVD法(真空一貫)および大気暴 PVD法(大気暴露24時間)によって製造されたTiN/ Hfシリケート積層構造の、アニール処理後の 酸化膜換算膜厚値(EOT)(nm)-ゲートリーク電流 (A/cm 2 )曲線である。図8Aは、窒素ガス雰囲気中、処 理時間30秒という条件のもとで得られた結果 示している。(1)は、真空一貫PVD法によって 造されたTiN/Hfシリケート積層構造の、アニ ル処理後の、酸化膜換算膜厚値(EOT)-ゲート ーク電流曲線であり、(2)は、大気暴露PVD法 よって製造されたTiN/Hfシリケート積層構造 、アニール処理後の、酸化膜換算膜厚値(EOT )-ゲートリーク電流曲線である。(a)はアニー 温度500度でアニールした場合の酸化膜換算 厚値(EOT)及びゲートリーク電流の測定結果 示しており、(b)はアニール温度700度、(c)は ニール温度900度及び(d)はアニール温度1000度 アニールした場合の測定結果を示している 高温アニール処理後のゲートリーク電流は 大気暴露PVD法と比較して、真空一貫PVD法に って製造された積層構造の方が1桁低い結果 が得られた。さらに、真空一貫PVD法によって 製造されたTiN/Hfシリケート積層構造の耐熱性 は良好を維持した。
次に、in-situ法(真空一貫)および大気暴露P VD法(大気暴露24時間)によって製造されたTiN/Hf シリケート積層構造のアニール処理後のアニ ール温度(℃)とフラットバンド電圧(V)の関係 図8Bに示す。図8Bは、窒素ガス雰囲気中、処 理時間30秒という条件のもとで得られた結果 示している。(1)は、真空一貫PVD法によって 造されたTiN/Hfシリケート積層構造の、アニ ル処理後の、アニール温度に対するフラッ バンド電圧の変化を示しており、(2)は、大 暴露PVD法によって製造されたTiN/Hfシリケー 積層構造の、アニール処理後の、アニール 度に対するフラットバンド電圧の変化を示 ている。この結果、真空一貫プロセスの方 、大気暴露24時間プロセスと比較して、フ ットバンド電圧のシフト量が少ない結果が られた。さらに、真空一貫PVD法によって製 されたTiN/Hfシリケート積層構造の耐熱性は 好を維持した。
図9は、In-situ法(真空一貫)および大気暴露PVD 法(大気暴露24時間)によって製造されたTiN/Hf リケート積層構造の長期信頼性試験の結果 ある。(1)は、真空一貫PVD法によって製造さ たTiN/Hfシリケート積層構造の、印加電圧時 (秒)に対するリーク電流値(1×10 -4 A)(左縦軸)の変化を示しており、(2)は、大気 露PVD法によって製造されたTiN/Hfシリケート 層構造の印加電圧時間(秒)に対するリーク電 流値(1×10 -4 A)(右縦軸)の変化を示している。In-Situ法によ て製造されたTiN/Hfシリケート積層構造の方 、大気暴露PVD法によって製造されたTiN/Hfシ ケート積層構造と比較して、ゲートリーク 流の変化が小さいことが分かった。
結論として、TiN/Hfシリケートゲート積層 造を製造するためにin-situPVD法を用いること で、ex-situPVD法及び従来のCVD法によって製造 れる積層構造と比較して、積層構造の電気 性を改善することが出来ることが実証され 。さらに、in-situPVD法は、積層構造のカーボ 不純物を低減することができる。1000度での アニール処理後、EOT値は明らかに上昇するが 、フラットバンド電圧Vfbのシフト量を改善す ることができる。
上述の実施例は、本発明の範囲を限定する ものではなく、本実施例の教示ないし示唆に 基づいて、本発明請求の範囲の主題内容を実 現すべく、上述の諸実施例を適宜変更するこ とができる。