Im Stand der Technik sind Halbleiterstrukturen mit lateralen Kanalbereichen bekannt, wie z. B. LDMOS-Transistoren (LDMOS = Lateral Diffused Metal Oxid Semiconductor = Metall-Oxid- Halbleiter mit lateralem Diffusionsgebiet). Solche LDMOS- Transistoren beinhalten drainseitig einen langen Drainbe- reich, der auch als LDD bezeichnet wird (LDD = Lightly Doped Drain = leicht dotierter Drainbereich). Der Nachteil solcher Strukturen besteht darin, dass bei höheren Drain-Spannungen und Drain-Strömen eine vermehrte Stoßionisation im Bereich des Anschlusses der LDD an die Drain-Kontakt-Implantation auftritt. Die so erzeugten Elektron-Loch-Paare bewirken einen zusätzlichen Strom, der nicht durch den Kanal des Transistors fließt. Dieser zusätzliche, nicht durch den Kanal des Tran- sistors fließende Strom ist unerwünscht und soll vermieden werden.

Eine Lösung dieser Problematik, wie sie aus dem Stand der Technik bekannt ist, besteht darin ein zusätzliches Implanta- tionsgebiet zwischen dem leicht dotierten Drainbereich und der Drain-Implantation vorzusehen, wobei eine Dotierungskon- zentration des zusätzlichen Implantationsgebiets zwischen ei- ner Dotierungskonzentration des leicht dotierten Drainbe- reichs und der Drain-Implantation liegt. Hierdurch wird der Konzentrationsgradient verringert, was die Stoßionisation re- duziert.

Anhand der Fig. 9 wird ein bekannter LDMOS-Transistor gemäß dem Stand der Technik näher erläutert. Die Halbleiterstruktur in Fig. 9 ist in ihrer Gesamtheit mit dem Bezugszeichen 100 versehen und umfasst ein Substrat 102 aus einem p-Material, in dem die Strukturen des LDMOS-Transistors erzeugt sind.

In dem Substrat 102 ist ein Sourcebereich 104 mit einer hohen n+-Dotierung gebildet. Auf dem Sourcebereich 104 ist ein Sourcekontakt 106 aus einem Metall angeordnet, der mit einem Sourceanschluss S verbunden ist. In dem Substrat 102 ist fer- ner ein Drainbereich 108 mit einer hohen n+-Dotierung gebil- det. Ein Drainkontakt 110 ist auf dem Drainbereich angeordnet und mit einem Drainanschluss D verbunden. Auf dem Substrat 102 ist ein Gateoxid 112 angeordnet, auf dem ein Gatekontakt 114 aus Metall angeordnet ist, der mit einem Gateanschluss G verbunden ist. Unter dem Gateoxid 112 ist der Kanalbereich 116 der LDMOS-Transistorstruktur festgelegt. Zwischen dem Ka- nalbereich 116 und dem Drainbereich 108 ist ein leicht do- tierter Drainbereich (LDD) 118 mit einer niedrigen n- Dotierung gebildet. Zwischen dem leicht dotierten Drainbe- reich 118 und dem Drainbereich 108 ist ein Zwischenbereich mit einer n-Dotierung gebildet, die zwischen der n+-Dotierung des Drainbereichs 108 und der n--Dotierung des leicht dotier- ten Drainbereichs 118 liegt. Die Anordnung des Zwischenbe- reichs 120 führt zu der Verringerung des Dotierungskonzentra- tionsgradienten, wodurch eine Stoßionisation im Bereich der eigentlichen Drain-Implantation, dem Drainbereich 108, redu- ziert wird. Anordnungen, wie sie anhand der Fig. 9 beschrie- ben wurden, sind beispielsweise aus der US-A-4,172, 260 und aus der US-A-6,020, 611 bekannt.

In Fig. 10 ist schematisch eine Spannungsverteilung zwischen dem Gatebereich und dem Drainbereich des LDMOS-Transistors aus Fig. 9 dargestellt. Bei dem in Fig. 10 gezeigten Beispiel liegt am Gateanschluss G eine Spannung UGate von 16 V und am Drainanschluss D eine Drainspannung UDrain von 26 V an. In ei- nem ersten Bereich A, der sich im wesentlichen im Substratbe-

reich 102 bis unter den Gatebereich 114 und den Sourcebereich 104 erstreckt, liegt das Potenzial bei etwa-0,55 V. Im Be- reich B, der an den Bereich A angrenzt, liegt das Potenzial zwischen etwa 6,224 V und etwa 13 V. Im Bereich C, der sich ausgehend von einem Bereich unterhalb des Drainbereichs 108 über Randbereiche des Zwischenbereichs 102 und der LDD 118 über die Bereiche 118 und 120 erstreckt, liegt die Spannung im Bereich von etwa 13 V bis etwa 20 V. Im Bereich D, der den Drainbereich 108 sowie einen Bereich oberhalb desselben und den größten Teil des Zwischenbereichs 120 sowie der darüber liegenden Region umfasst, liegt die Spannung im Bereich von etwa 20 V bis etwa 26 V.

Aus Fig. 10 ist der Bereich der erhöhten Spannung oberhalb des Drainbereichs 108 und des Zwischenbereichs 120 sowie im Grenzbereich der zwei Bereich zu erkennen. Aufgrund des dort vorherrschenden hohen Gradienten des elektrischen Potenzials findet, trotz der erreichten Reduzierung des Dotierungskon- zentrationsgradienten, immer noch eine signifikante Stoßioni- sation statt, die einen entsprechenden Strom erzeugt.

Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine verbesserte Halbleiter- Struktur zu schaffen, die eine reduzierte Stoßionisation im Betrieb aufweist.

Diese Aufgabe wird durch eine Halbleiter-Struktur nach An- spruch 1 gelöst.

Die vorliegende Erfindung schafft eine Halbleiter-Struktur, mit einem Substrat, einem Sourcebereich, der in dem Substrat gebildet ist,

einem Drainbereich, der in dem Substrat gebildet ist, wobei der Drainbereich einen ersten Drainabschnitt mit einer ersten Dotierungskonzentration und einen zweiten Drainabschnitt mit einer zweiten Dotierungskonzentration aufweist, die niedriger ist als die erste Dotierungskonzentration, einem Kanalbereich zwischen dem Sourcebereich und dem zweiten Drainabschnitt, und einer Feldplatte, die über dem Übergang zwischen dem ersten Drainabschnitt und dem zweiten Drainabschnitt angeordnet ist, um einen Gradienten des elektrischen Feldes an dem Übergang zu reduzieren.

Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass eine weitergehende Reduktion der Stoßionisation dadurch erreicht werden kann, dass eine Feldplatte im Drainbereich einer Halbleiterstruktur, wie z. B. ein LDMOS-Transistors eingesetzt wird, wobei die Feldplatte gemäß einem bevorzugten Ausführungsbeispiel mit einer vorbestimmten Spannung beauf- schlagt wird, um die Parameter der Transistorstruktur zu be- einflussen.

Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist die Feldplatte direkt auf dem Substrat angeordnet, um ei- nen hochohmigen Kontakt oder eine Schottky-Diode zum Halblei- termaterial des Substrats bzw. des darunter liegenden Drain- bereichs zu bilden. Bei einem anderen Ausführungsbeispiel ist die Feldplatte auf einer isolierenden Schicht, z. B. auf ei- ner Oxidschicht, angeordnet, die ihrerseits auf dem Substrat angeordnet ist, so dass die Feldplatte durch das Oxid von dem Substrat getrennt ist.

Gemäß einem weiteren Ausführungsbeispiel ist die Feldplatte mit einer Spannung beaufschlagbar, die im Bereich von 20 V bis 80 V liegen kann, wobei die Spannung die Drainspannung

nicht überschreiten darf, um die Durchbruchspannung des Drainbereichs zu erhöhen.

Bei einem anderen Ausführungsbeispiel ist die Feldplatte di- rekt mit dem Drainkontakt verbunden, so dass die Spannung an der Feldplatte der Drainspannung entspricht.

Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung umfasst der erste Drainabschnitt einen Zwischenbe- reich, der eine dritte Dotierungskonzentration aufweist, die höher ist als die zweite Dotierungskonzentration und die niedriger ist als die erste Dotierungskonzentration. Der Zwi- schenbereich ist benachbart zu dem zweiten Drainabschnitt an- geordnet.

Bevorzugte Weiterbildungen der vorliegenden Erfindung sind in den Unteransprüchen definiert.

Nachfolgend werden anhand der beiliegenden Zeichnungen bevor- zugte Ausführungsbeispiele der vorliegenden Erfindung näher erläutert. Es zeigen : Fig. 1 eine schematische Darstellung eine LDMOS-Transistors mit einer Feldplatte gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung ; Fig. 2 eine schematisch Darstellung eines LDMOS-Transistors mit einer Feldplatte gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung ; Fig. 3 eine schematische Darstellung der Dotierungsverteilung zwischen dem Gatebereich und dem Drainbereich des LDMOS- Transistors aus Fig. 2 ; Fig. 4 eine schematische Darstellung eines LDMOS-Transistors mit einer Feldplatte gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung ;

Fig. 5 eine schematische Darstellung der Dotierungsverteilung zwischen dem Gatebereich und dem Drainbereich des LDMOS- Transistors aus Fig. 4 ; Fig. 6 eine schematische Darstellung der Spannungsverteilung zwischen dem Gatebereich und dem Drainbereich des LDMOS- Transistors aus Fig. 5 ; Fig. 7 einen Graphen, der den Verlauf des Drainstroms und den Anteil der Stoßionisation am Drainstrom mit und ohne Feld- platte über der Gatespannung darstellt ; Fig. 8 einen Graphen, der den Einfluss der Feldplatte auf die Durchbruchspannung darstellt ; Fig. 9 einen LDMOS-Transistor gemäß dem Stand der Technik ; und Fig. 10 eine schematische Darstellung der Spannungsvertei- lung zwischen dem Gatebereich und dem Drainbereich des LDMOS- Transistors aus Fig. 9.

Anhand der Fig. 1 wird nachfolgend ein erstes Ausführungsbei- spiel der vorliegenden Erfindung näher erläutert. Hinsicht- lich der nachfolgenden Beschreibung der bevorzugten Ausfüh- rungsbeispiele wird darauf hingewiesen, dass in den unter- schiedlichen Figuren ähnliche, gleiche Elemente oder gleich wirkende Elemente mit den gleichen Bezugszeichen versehen werden.

In Fig. 1 ist ein erstes Ausführungsbeispiel der erfindungs- gemäßen Halbleiterstruktur dargestellt, wobei Elemente, die bereits anhand der Fig. 9 beschrieben wurden, mit gleichen Bezugszeichen versehen sind, und nicht erneut beschrieben werden.

Im Vergleich zu der in Fig. 9 gezeigten Halbleiterstruktur umfasst die in Fig. 1 gezeigte Halbleiterstruktur 100 keinen Zwischenbereich 120. Bei dem in Fig. 1 dargestellten Ausfüh- rungsbeispiel ist nur die LDD 118 vorgesehen, die sich zwi- schen dem hoch dotierten Drainbereich 108 und dem Kanalbe- reich 116 erstreckt. Die Halbleiterstruktur 100 umfasst gemäß der vorliegenden Erfindung zusätzlich eine Feldplatte 122, die über dem Übergang zwischen der LDD 118 und dem Bereich 108 angeordnet ist. Zwischen der Feldplatte 122 und dem Sili- ziumsubstrat 102 ist eine isolierende Schicht 124, z. B. eine Oxidschicht angeordnet. Bei dem dargestellten Ausführungsbei- spiel ist die Feldplatte 122 mit einem Feldplattenanschluss F verbunden. Alternativ kann die Feldplatte auch direkt auf dem Substrat 102 angeordnet sein, und wirkt dann als hochohmiger Kontakt oder als Schottky-Diode.

Die Feldplatte 122 ist aus einem leitfähigen Material gebil- det. Die Feldplatte ist mit einer elektrischen Spannung beaufschlagbar und bewirkt, abhängig von der Lage der Fest- platte und der angelegten elektrischen Spannung eine entspre- chende Veränderung der elektrischen Feldlinien, so dass sich der Spannungsgradient und somit die Stoßionisation verrin- gert. Neben der Reduktion der Stoßionisation aufgrund der Verwendung der Feldplatte 122 hat diese weitere vorteilhafte Auswirkungen auf die Betriebscharakteristika des in Fig. 1 dargestellten Transistors. Zum einen lässt sich der maximale Strom in einem oberen Kennlinienbereich des Transistors erhö- hen, ein Abknicken der Kennlinie erfolgt erst bei höheren Ga- tespannungen. Ein weiterer Vorteil der Verwendung der Feld- platte besteht darin, dass diese bei geeigneter Wahl der an- gelegten Spannung eine Erhöhung der Durchbruchspannung ermög- licht.

Die oben beschriebenen Vorteile werden nachfolgend anhand weiterer Ausführungsbeispiele und weiterer Figuren näher er- läutert.

Anhand der Fig. 2 wird nachfolgend ein weiteres bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung näher erläu- tert. Bei der in Fig. 2 dargestellten Halbleiterstruktur han- delt es sich um einen LDMOS-Transistor, der eine Struktur aufweist, die ähnlich zu der in Fig. 9 ist. Zusätzlich weist die Struktur die Feldplatte 122 auf, die bei dem in Fig. 2 gezeigten Ausführungsbeispiel bezüglich des ersten Drai- nabschnitts 108 zurückgesetzt ist und in einem Bereich ober- halb der LDD 118 angeordnet ist und sich ferner über den Zwi- schenabschnitt 120 erstreckt.

In Fig. 3 ist schematisch der Dotierungsverlauf zwischen dem Gatebereich und dem Drainbereich des LDMOS-Transistors aus Fig. 2 dargestellt. Im Bereich A liegt die Dotierungskonzent- ration des p-Materials bei etwa 8 x 1016 1/cm3. Im Bereich B liegt die n-Dotierungskonzentration zwischen 2,1 x 1013 1/cm3 bis 1,2 x 1017 1/cm3. Im Bereich C liegt die Dotierungskon- zentration im Bereich von 1,3 x 1017 1/cm3. Im Bereich D liegt die p-Dotierung bei etwa 2,4 x 102° 1/cm3. Der Bereich A um- fasst das p-Substrat 102, also die außerhalb der n-dotierten Bereiche liegenden Abschnitte des p-Substrats. Der Bereich B in Fig. 3 erstreckt sich von dem Bereich unterhalb der Drain 108 in die LDD 118 und in diesem Bereich liegt die verglichen mit den Dotierungskonzentrationen in dem Zwischenabschnitt 120 und in dem ersten Drainabschnitt 108 niedrigste Dotie- rungskonzentration vor. Der Bereich C erstreckt sich unter- halb der Drain 108 in den Zwischenbereich 120 und weist eine Dotierungskonzentration auf, die größer ist als im Bereich 118, jedoch kleiner als im Drainbereich 108. Der Drainbereich 108 ist im Bereich D am stärksten dotiert.

In Fig. 4 ist ein drittes Ausführungsbeispiel der erfindungs- gemäße Feldplatte in Verbindung mit einem LDMOS-Transistor dargestellt. Verglichen mit dem anhand der Fig. 2 beschriebe- nen Ausführungsbeispiel ist dort die Feldplatte 122 bezüglich des ersten Drainabschnitts 108 nicht zurückgesetzt, sondern

erstreckt sich ausgehend von dem Abschnitt 118 bis über den Drainbereich 108.

In Fig. 5 ist die Dotierungsverteilung zwischen dem Sourcebe- reich 104 und dem Drainbereich 108 gezeigt. Im Sourcebereich beträgt die n-Dotierungskonzentration etwa 2,4 x 102° 1/cm3.

Im Bereich A, der sich unter dem Drainbereich 108 in dem Sub- strat 102 bis unter den Abschnitt 118, unter den Gatebereich 112 und unter den Sourcebereich 104 erstreckt, beträgt die p- Dotierungskonzentration etwa 8 x 1016 1/cm3. Im Bereich B, der sich ausgehend von unterhalb des Drainbereichs 108 in den Abschnitt 118 erstreckt, liegt die n-Dotierungskonzentration zwischen 2 x 1013 1/cm3 und 1,3 x 1017 1/cm3. Im Bereich C, der sich unterhalb des Drainbereichs 108 zu dem Zwischenbereich 120 erstreckt, liegt die n-Dotierungskonzentration in der Größenordnung von etwa 1,3 x 1017 1/cm3 bis 2 x 102° 1/cm3. Im Bereich D, der im wesentlichen dem unter der Drain 108 lie- genden Bereich entspricht, liegt die Dotierungskonzentration bei etwa 2,5 x 102° 1/cm3.

In Fig. 6 ist schematisch die Spannungsverteilung zwischen dem Gatebereich und dem Drainbereich des LDMOS-Transistors aus Fig. 4 mit einer Dotierungsverteilung gemäß Fig. 5 ge- zeigt. An dem LDMOS-Transistor liegt eine Drainspannung UDrain von 26 V und eine Gatespannung UGate von 16 V an. Im Bereich A, also innerhalb des Substrats und unterhalb des Gatebe- reichs (dem Kanalbereich 116) und in einem Teil des Ab- schnitts 118 liegt die Spannung bei etwa-0,55 V. Im Bereich B, der sich ausgehend von einem Abschnitt unterhalb des Drainbereichs 108 in den Bereich 118 erstreckt, liegt die Spannung in einem Bereich von etwa 6 V bis 13 V. Im Bereich C, der sich ausgehend von einem Abschnitt unterhalb des Drainbereichs 108 in einem Grenzbereich zwischen dem Bereich 118 und Zwischenbereich 120 und um die Feldplatte 122 herum erstreckt, liegt die Spannung im Bereich von etwa 13 V bis etwa 20 V. Im Bereich C, der sich unter dem Drainbereich 108 bis in den Zwischenbereich 120 unter die Feldplatte 122 er-

streckt und oberhalb des Drainbereichs in einem Bereich au- ßerhalb der Feldplatte erstreckt liegt die Spannung zwischen 20 V und 26 V.

Bei dem anhand der Fig. 4 bis 6 dargestellten Ausführungsbei- spiel erfolgt ähnlich wie im Stand der Technik eine zusätzli- che Implantation 120 zwischen dem Abschnitt 118 und dem Drainbereich 108, wobei, wie erwähnt, die Dotierungskonzent- ration der zusätzlichen Implantation zwischen der Dotierungs- konzentration des Abschnitts 118 und des Drainbereichs liegt.

Zusätzlich wird gemäß dem bevorzugten Ausführungsbeispiel ei- ne Struktur aus leitfähigem Material ausgebildet, nämlich die Feldplatte 122, die über dem Zwischenbereich 120 angeordnet ist. Die Feldplatte kann mit einer elektrischen Spannung be- aufschlagt werden, und bei geeigneter Wahl der Lage der Feld- platte und der elektrischen Spannung bewirkt diese eine Ver- änderung der elektrischen Feldlinien, so dass der Spannungs- gradient reduziert und damit die Stoßionisation verringert wird. Aus einem Vergleich der Fig. 10, die eine Anordnung oh- ne Feldplatte zeigt, und der Fig. 6, die eine Anordnung mit Feldplatte zeigt, ist das Zurückdrängen der Potentiallinien durch die Feldplatte 122 zu erkennen.

In Fig. 7 ist ein Graph dargestellt, der den Verlauf des Drainstroms über der Gatespannung darstellt, die über die x- Achse aufgezeichnet ist. Die linke y-Achse bezeichnet den fließenden Drainstrom und die rechte y-Achse bezeichnet den Anteil des Stromes am Drainstrom, der von einer Stoßionisati- on her rührt. Es sind 10 Kurven in Fig. 7 aufgezeichnet, die den Drainstrom und den anteiligen Strom aufgrund der Stoßio- nisation für Anordnungen ohne Feldplatte und für Anordnungen mit einer Feldplatte die mit unterschiedlichen Spannungen be- aufschlagt ist, wiedergeben. Die Kurven 1 bis 6 geben den Verlauf des Drainstroms wieder (in Fig. 7 auf der linken y- Achse aufgetragen). Die Kurven 7 bis 10 geben den Verlauf des Anteils des von der Stoßionisation stammenden Drainstroms wieder (in Fig. 7 auf der rechten y-Achse aufgetragen).

Die Kurve 1 zeigt den Verlauf des Drainstroms über der Ga- tespannung für eine Anordnung, wie sie beispielsweise anhand der Fig. 9 dargelegt ist, also eine Anordnung ohne Feldplat- te. Die Kurve 1 zeigt den Verlauf des Drainstroms unter der Annahme, dass keine Stoßionisation stattfindet. Die Kurve 2 zeigt den Verlauf des Drainstroms über der Gatespannung unter der Annahme dass eine Stoßionisation vorliegt. Wie zu erken- nen ist, ist der Drainstrom verglichen mit Kurve 1 deutlich erhöht. Die Kurve 9 zeigt den Anteil des Stromes der bei ei- ner solchen Anordnung aufgrund der Stoßionisation erzeugt wird. Wie zu erkennen ist, steigt der Verlauf der Kurve 9 be- ginnend bei etwa 7 V Gatespannung fast linear an und erreicht bei etwa 15 V Gatespannung einen Wert von etwa 4,7 x 10-5 A.

Der Kurvenverlauf 3 und der Kurvenverlauf 5 geben den Verlauf des Drainstroms über der Gatespannung für eine Anordnung wie- der, die in Fig. 4 dargestellt ist, unter der Annahme, dass keine Stoßionisation auftritt, wobei in diesem Fall an der Feldplatte eine Spannung von 23 V bzw. von 26 V anliegt. Die Kurven 4 und 6 zeigen den Verlauf einer solchen Anordnung bei Anlegen einer Spannung von 23 V bzw. 26 V an die Feldplatte unter der Annahme dass eine Stoßionisation stattfindet. Wie aus dem Verlauf der Kurven zu entnehmen ist, ergibt sich auf- grund der Stoßionisation ein erhöhter Strom verglichen mit dem Fall ohne Stoßionisation, welcher aufgrund des durch die Stoßionisation erzeugten zusätzlichen Stromes hervorgerufen wird. Die Kurven 7 und 8 stellen den Anteil des Stromes am Gesamtdrainstrom dar, der aufgrund der Stoßionisation erzeugt wird, und wie zu erkennen ist, steigen die Kurven 7 und 8 verglichen mit der Kurve 9 flacher an und erreichen einen niedrigeren Endwert, so dass der Anteil des Stoßionisations- stromes bei Verwendung der Feldplatte und Beaufschlagen der- selben mit unterschiedlichen Spannungen gegenüber der Anord- nung ohne Feldplatte (siehe Kurve 9) deutlich reduziert ist.

Die Kurve 10 bezeichnet den Anteil der Stoßionisation wenn an die Feldplatte ein Spannungswert von 20 V angelegt wird.

Wie aus dem Graph von Fig. 7 zu entnehmen ist, bewirkt die Stoßionisation eine Erhöhung des Drainstroms, insbesondere im oberen Kennlinienbereich. Die Differenz der beiden Kurven ist auf der rechten y-Achse aufgetreten. Aus Fig. 7 sind deutlich die Vorteile des Transistors mit Feldplatte zu erkennen. Ein Vorteil besteht darin, dass die Stoßionisation aufgrund der Feldplatte reduziert wird. Ferner ergibt sich verglichen mit den Kurven 1 und 2 eine Erhöhung des maximalen Stroms im obe- ren Kennlinienbereich (Kurve 6). Ein weiterer Vorteil besteht darin, dass die Kennlinie erst bei höheren Gatespannungen ab- knickt, wie durch den Pfeil in Fig. 7 dargestellt ist.

Ein weiterer Vorteil der Verwendung der erfindungsgemäßen Feldplatte wird nachfolgend anhand der Fig. 8 erläutert, die einen Graphen darstellt, der die Veränderung der Durchbruch- spannung bei Verwendung der Feldplatte verdeutlicht. Es wird, von einer Struktur ausgegangen, die anhand der Fig. 4 be- schrieben wurde. Die Kurve 1 zeigt den Verlauf des Drainstroms über der Drainspannung für ein Ausführungsbei- spiel, bei dem die Feldplatte mit dem Drainanschluss verbun- den ist, also an der Feldplatte 122 die Drainspannung an- liegt. Die Kurven 2,3, 4 und 5 zeigen Kurvenverläufe für Spannungen von 65 V, 50 V, 60 V bzw. 23 V an der Feldplatte.

Die Kurve 6 zeigt den Verlauf des Drainstroms wenn keine Feldplatte vorgesehen ist, also bei einer Ausführungsform wie sie anhand der Fig. 9 beschrieben wurde. Die Kurve 7 bezeich- net den Verlauf des Drainstroms über der Drainspannung wenn an der Feldplatte eine Spannung von 70 V anliegt.

Wie aus der Fig. 8 zu erkennen ist, besteht ein weiterer Vor- teil der vorliegenden Erfindung darin, dass durch die Verwen- dung der Feldplatte und des Beaufschlagen derselben mit einer geeigneten Spannung das Durchbruchverhalten des Transistors gesteuert werden kann. Wie zu erkennen ist, lässt sich abhän- gig von dem an die Feldplatte angelegten Spannungswert die Durchbruchspannung gegenüber einer Transistoranordnung ohne

Feldplatte in einem weiten Bereich verschieben. Wählt man als Spannung 60 oder 65 V so erhöht sich die Durchbruchspannung, wohingegen beim Anlegen von 70 V, 50 V oder 23 V eine Ver- schiebung der Drainspannung, verglichen mit einer Anordnung ohne Platte, nach unten erfolgt. Gleiches gilt wenn die Feld- platte eine Spannung aufweist, die der Drainspannung ent- spricht.

Wie oben erwähnt wurde, sind zwei Ausführungsbeispiele der Feldplatte möglich, wobei bei einem Ausführungsbeispiel die Feldplatte z. B. durch eine externe Schaltung mit einer vor- bestimmten Spannung beaufschlagbar ist. Im zweiten Ausfüh- rungsbeispiel ist die Feldplatte"floatend", also mit keinem definierten Potential beaufschlagt. Die Feldplatte kann fer- ner entweder direkt auf dem Substrat aufgebracht sein oder zwischen der Feldplatte und dem Substrat kann eine isolieren- de Zwischenschicht z. B. aus einem Oxid, vorgesehen sein.

Erfindungsgemäß kann für die Beaufschlagung der Feldplatte mit einer Spannung eine entsprechende Schaltung vorgesehen sein, die eine an der Halbleiterstruktur anliegende Drainspannung empfängt und abhängig von der empfangenen Drainspannung die an die Feldplatte angelegte Spannung auf einen optimalen Wert einstellen. Der optimale Wert wird durch eine Messung der Transistorkennlinien bei verschiedenen Span- nungen an der Feldplatte bestimmt. Optimale Werte für eine Spannung an der Feldplatte sind solche, bei denen die oben beschriebenen Vorteile, z. B. niedrige Stoßionisation, hohe Durchbruchspannung, erreicht werden, und z. B. die Stoßionisa- tion und die Durchbruchspannung optimale Werte annehmen.

Gemäß einem weiteren Ausführungsbeispiel ist die Schaltung derart ausgebildet, dass die an die Feldplatte angelegte Spannung auf einen konstanten Anteil der Drainspannung gehal- ten wird. Dies ist eine einfache Näherung der optimalen Wer- te. Die Spannung kann z. B. durch einen einfachen Spannungs- teiler aus der Drainspannung erzeugt werden.

Bei einem wiederum anderen Ausführungsbeispiel ist die Schal- tung derart ausgelegt, dass die Spannung an der Feldplatte der Drainspannung entspricht. Dies ist eine Vereinfachung und ist mit geringst möglichem Aufwand zu implementieren. Der Vorteil der einfachen Implementierung überwiegt das in diesem Fall nicht ganz optimale Verhalten (Performance) des Transis- tors.

Wie oben ausgeführt, kann die Feldplatte entweder durch ein Oxid von dem Substrat getrennt sein oder sie ist direkt auf dem Substrat angeordnet und bildet einen hochohmigen Kontakt oder eine Schottky-Diode.

Obwohl die obige Beschreibung der bevorzugten Ausführungsbei- spiele anhand eines p-Siliziumsubstrats erfolgt ist, ist of- fensichtlich dass anstelle des beschriebenen n-Kanal LDMOS- Transistors auch ein p-Kanal LDMOS-Transistor mit der erfin- dungsgemäße Feldplatte versehen sein kann, und ferner ist die vorliegende Erfindung nicht auf das Material Silizium be- schränkt, sondern auch andere Materialien zur Herstellung von Transistoren sind möglich, wie beispielsweise GaAs.

Anstelle der in Fig. 2 und 3 bzw. 4 bis 8 bezeichneten Anord- nungen sind die erfindungsgemäßen Vorteile der Reduzierung der Stoßionisation auch dann zu erreichen, wenn auf den Zwi- schenbereich 120 verzichtet wird und die Feldplatte aus- schließlich über dem Übergang zwischen der LDD und dem Drain- bereich angeordnet wird, wie dies in Fig. 1 gezeigt ist.

Ferner ist darauf hinzuweisen, dass anstelle der gezeigten Abmessungen der Feldplatte diese auch so ausgestaltet sein kann, dass sich diese im wesentlichen über den Zwischenab- schnitt erstreckt und gegebenenfalls auch in den ersten Drai- nabschnitt hinein erstreckt.

Gemäß einem bevorzugten Ausführungsbeispiel ist die Feldplat- te aus Polysilizium hergestellt und hat eine Dicke von 0,3 um bis 1,5 um.

Bezugszeichenliste 100 Halbleiter-Struktur 102 Substrat 104 Sourcebereich 106 Sourcekontakt 108 Drainbereich 110 Drainkontakt 112 Gateoxid 114 Gatekontakt 116 Kanalbereich 118 lateral diffundierter Drainbereich 120 Zwischenbereich 122 Feldplatte 124 isolierende Schicht S Sourceanschluß D Drainanschluß G Gateanschluß F Feldplattenanschluß A erster Bereich B zweiter Bereich C dritter Bereich D vierter Bereich