以下、本発明を実施するための最良の形� ��について、図面を参照しながら説明する。

 (スペクトラム拡散制御PLL回路の実施形態)
 図1は、本発明の一実施形態に係るSSC-PLLの� �成を示す。SSC-PLL10において、周波数位相比� �器(PFD)11は、基準クロック信号REFCLKとフィー� ��バッククロック信号FBCLKとの位相差に応じ� �信号を出力する。チャージポンプ回路(CP)12� �、PFD11の出力に従って、チャージ電流の吐き 出し及び吸い込みを切り替える。ループフィ ルタ回路(LPF)13は、チャージ電流を平滑化し� �電圧Vcを生成する。電圧制御発振器(VCO)14は� �電圧Vcに応じた周波数で発振し、クロック信 号CKOUTを出力する。分周器(DIV)15は、クロック 信号CKOUTを分周してクロック信号FBCLKを生成� �る。より詳細には、DIV15は、スペクトラム拡 散変調制御回路(SSC)16によって生成されたパ� �ーンに従って分周比を所定時間ごとに切り� �え、平均的に周波数変調を実現する。SSC16は 、クロック信号FBCLKに基づいてDIV15の分周比� �り替えのためのランダムパターンを生成す� �。SSC16として、2次~4次のδσ変調回路を用い� �のが一般的である。

 SSC-PLL10のループバンド幅ωnは、
ωn=√(Kvco/2πN×Icp/C)・・・(1)
という近似式で表される。ただし、IcpはCP12� �チャージ電流、CはLPF13におけるフィルタ容� �(不図示)の容量値、KvcoはVCO14のゲイン、NはDI V15の分周比である。キャリブレーション回路 19は、基準クロック信号REFCLKの周波数(入力周 波数fref)に応じてKvcoを調整する回路部分191及 びIcp/Cを調整する回路部分192を備えている。� ��れにより、SSC-PLL10のループバンド幅を適応� ��に変化させることができるようになってい� ��。以下、CP12、LPF13、VCO14及びキャリブレー� �ョン回路19のそれぞれの構成及び動作につい て説明する。

 (電圧制御発振器の構成例)
 図2は、VCO14の回路構成例を示す。リング発� ��器141は、与えられたバイアス電流Ibiasに応� �た周波数で発振してクロック信号CKOUTを出力 する。VI変換回路142は、バイアス電流Ibiasを� �成する。バイアス電流Ibiasは、カレントミラ ー回路143から出力される。カレントミラー回 路143の入力側には、サイズの異なる5つのNch� �ランジスタNM1~NM5と、キャリブレーション回� ��19の回路部分191から出力される5ビット制御� ��号REG1[4:0]の各ビットによってスイッチング� ��御されるスイッチ群が接続されている。ト� ��ンジスタMN1~MN5のゲートには共通の電圧が印 加される。また、トランジスタMN5のサイズを 1(W=1)とすると、トランジスタMN4のサイズは2(W =2)、トランジスタMN3のサイズは4(W=4)、トラン ジスタMN2のサイズは8(W=8)、トランジスタMN1の サイズは16(W=16)となっている。これにより、V I変換回路142の電圧電流変換ゲインを32(=2 ⁵ )段階に切り替え可能となっている。すなわ� �、VCO14のゲインは32段階に切り替え可能とな� ��ている。

 図3は、制御信号REG1の変化に対するVCO14の ゲインの変化を表す。制御信号REG1の値を大� �くするとゲインは大きくなり、制御信号REG1� ��値を小さくするとゲインは小さくなる。こ� ��ように、VCO14のゲインは制御信号REG1の値に� ��ぼ比例する。

 図2に戻り、セレクタ回路144は、キャリブ レーション回路19から出力される制御信号VH� �びVLに従って、H電圧(例えば、1.5V)、L電圧(例 えば、1.25V)及びループフィルタ回路13から出� ��電圧Vcの中からいずれか一つを選択してト� �ンジスタMN1~MN5のゲートに供給する。具体的� ��は、信号VHがアクティブのときにはH電圧が� ��信号VLがアクティブのときにはL電圧が、信� ��VH及びVLがいずれもインアクティブのときに は電圧Vcがされる。H電圧及びL電圧は、VCO14内 部又は外部の図示しない電圧生成回路によっ て生成される。なお、SSC-PLL10の通常動作時に はVCO14には電圧Vcが入力され、VCO14は電圧Vcに� ��ぼ比例した周波数で発振する。

 スタートアップ回路145は、信号STUPによっ てスイッチング制御されるスイッチと、それ に接続された電流源とからなる。スタートア ップ回路145は、後述するスタートアップシー ケンスの期間、カレントミラー回路143にオフ セット電流を通電してSSC-PLL10がスタートアッ プ時にデッドロック状態に陥るのを防止する 。

 なお、制御信号REG1のビット数は5以外で� �よい。ビット数が多いほどVCO14のゲイン設定 の精度が上がる。また、VI変換回路142をPchト� ��ンジスタを用いて構成し、カレントミラー� ��路143をNchトランジスタを用いて構成しても� ��い。あるいは、VI変換回路142をPchトランジ� �タを用いて構成し、カレントミラー回路143� �Nchトランジスタ及びPchトランジスタを混在� �せて構成してもよい。

 (キャリブレーション回路の構成例1)
 図4は、キャリブレーション回路19における� ��路部分191の構成例を示す。タイマ回路1911は 、基準クロック信号REFCLKの周波数に応じた時 間を計時する。具体的には、タイマ回路1911� �、基準クロック信号REFCLKのパルスを所定数N1 だけカウントする。このように、カウントす べきパルス数を固定値にしておくことで、タ イマ回路1911は、入力周波数が高い場合には� �い時間を、入力周波数が低い場合には長い� �間を計時する。すなわち、タイマ回路1911は� ��入力周波数に比例した時間を計時する。カ� ��ンタ回路1912は、タイマ回路1911が動作して� �る間、フィードバッククロック信号FBCLKのパ ルスをカウントする。メモリ回路1913は、VCO14 の制御電圧としてH電圧が入力されたときの� �ウント回路1912のカウント値を記憶する。メ� ��リ回路1914は、VCO14の制御電圧としてL電圧が 入力されたときのカウント回路1912のカウン� �値を記憶する。減算器1915は、メモリ回路1913 及び1914に記憶されたカウント値の差分を算� �する。比較器1916は、減算器1915の出力と目標 値N2とを比較する。そして、制御回路1917は、 比較器1916の出力に基づいて、制御信号REG1を� ��力してVCO14のゲインを調整する。また、制� �回路1917は、制御信号VH及びVLを出力してセレ クタ回路144を制御する。

 なお、タイマ回路1911には基準クロック信 号REFCLKに代えてその分周クロック信号を入力 するようにしてもよい。同様に、カウンタ回 路1912にはフィードバッククロック信号FBCLKに 代えてSSC-PLL10の出力クロック信号CKOUT又はそ� ��分周クロック信号を入力するようにしても� ��い。また、上記構成はあくまでも一例であ� ��、制御回路1917は、セレクタ回路144を制御し てVCO14にH電圧及びL電圧のそれぞれを入力し� �ときのカウンタ回路1912のカウント値の差分� ��目標値N2に近づくようにVCO14のゲインを調整 するものであればよい。

 制御信号REG1の値は、比較器1916から出力� �れる、減算器1915の出力が目標値よりも大き� ��か否かを示す1ビット情報に基づいて、二分 探索により決定するのが効率的である。図5� �、二分探索によるVCO14のゲイン決定のフロー を示す。まず、制御信号REG1のMSBを“1”、他� ��“0”にする。そして、VCO14にH電圧を入力し (制御信号VH=H)、タイマ回路1911が所定時間(T1� �fref)を計時する間のフィードバッククロック 信号FBCLKのパルス数をカウントする(カウント 数=NH)。その後、VCO14にL電圧を入力し(制御信� ��VL=H)、タイマ回路1911が所定時間(T1∝fref)を� �時する間のフィードバッククロック信号FBCLK のパルス数をカウントする(カウント数=NL)。� ��して、これらカウント数の差分δNが目標値N 2よりも大きいか否かを判定し、大きい場合� �は制御信号REG1のMSBを“0”、次のビットを“ 1”にし、小さい場合にはMSBの次のビットを� �1”にしてから、VCO14にH電圧を入力するステ� ��プに戻る。上記の判定動作を5回繰り返すこ とで制御信号REG1の最適値が決定される。

 上記構成のVCO14及びキャリブレーション回� �19によって、VCO14のゲインが入力周波数に応� ��て適応的に変化することについて説明する� ��入力周波数がfref1のとき、比較器1916に入力� ��れる目標値N2は、
N2=K1×δV×T1・・・(2)
となる。ただし、K1は入力周波数がfref1のと� �のVCO14のゲイン、δVはH電圧とL電圧との電位� ��、T1はタイマ回路1911が計時する時間である� ��時間T1は入力周波数fref1をN1分周していると� ��えると、
N2=K1×δV×N1/fref1・・・(3)
となる。これを変形すると、
K1=(1/N1)×(N2/δV)×fref1・・・(4)
となる。ここで、δVは固定値であるため、N1� ��N2を固定値にすることでゲインK1を入力周波 数fref1に比例させることができる。

 一方、入力周波数がfref2のときにもN1とN2を� ��定値にすることで、VCO14のゲインK2は、
K2=(1/N1)×(N2/δV)×fref2・・・(5)
となり、ゲインK2を入力周波数fref2に比例さ� �ることができる。そして、式(4)と式(5)から� �
K2/K1=fref2/fref1・・・(6)
が導かれる。すなわち、VCO14のゲイン比は入� ��周波数比として表される。なお、N1、N2及び δVのうち少なくとも一つを変更することで、 VCO14のゲインと入力周波数との関係を切り替� ��ることができる。

 (チャージポンプ回路の構成例)
 図6は、CP12の回路構成例を示す。PFD11から出 力された信号UP及びDNによってそれぞれ出力� �御される電流源121及び122は、いずれも、キ� �リブレーション回路19の回路部分192から出力 される5ビット制御信号REG2[4:0]に従って、CP12� ��チャージ電流を32(=2 ⁵ )段階に切り替え可能となっている。図7は、� ��御信号REG2の変化に対するCP12のチャージ電� �の変化を表す。制御信号REG2の値を大きくす� ��とチャージ電流は大きくなり、制御信号REG2 の値を小さくするとチャージ電流は小さくな る。このように、CP12のチャージ電流は制御� �号REG2の値にほぼ比例する。なお、チャージ� ��流の多段階切り替えは、例えば、2のベキ乗 の電流比の関係にある複数の電流源と、それ ら電流源に接続され、制御信号REG2の各ビッ� �によってスイッチング制御されるスイッチ� �とを用いて容易に実現可能である。

 なお、制御信号REG2のビット数は5以外で� �よい。ビット数が多いほどCP12のチャージ電� ��設定の精度が上がる。

 (キャリブレーション回路の構成例2)
 図8は、キャリブレーション回路19における� ��路部分192の構成例を示す。発振器1921は、CP1 2のレプリカであるレプリカチャージポンプ� �路(レプリカCP)1922及びフィルタ容量1923を有� �ており、レプリカCP1922のチャージ電流Icp及� �フィルタ容量1923の容量値Cに応じた周波数(Ic p/2C)で発振する。タイマ回路1924は、基準クロ ック信号REFCLKの周波数に応じた時間を計時す る。具体的には、タイマ回路1924は、基準ク� �ック信号REFCLKのパルスを所定数N3だけカウン トする。カウンタ回路1925は、タイマ回路1924� ��動作している間、発振器1921の出力クロック 信号CKOUT2のパルスをカウントする。比較器192 6は、カウンタ回路1925のカウント値と目標値N 4とを比較する。そして、制御回路1927は、比� ��器1926の出力に基づいて、制御信号REG2を出� �してレプリカCP1922のチャージ電流を調整す� �。また、制御回路1927は、CP12及びレプリカCP1 922のそれぞれのチャージ電流を共通の制御信 号REG2で設定する。この場合、LPF13におけるフ ィルタ容量に対して容量値を切り替える制御 を行う必要はない。

 なお、レプリカCP1922はCP12と同じサイズで 構成してもよいし、より小さなサイズで構成 してもよい。同様に、フィルタ容量1923はLPF13 における図示しないフィルタ容量と同じサイ ズで構成してもよいし、より小さなサイズで 構成してもよい。要するに、レプリカCP1922の チャージ電流とフィルタ容量1923の容量値と� �比をCP12のチャージ電流とLPF13におけるフィ� �タ容量の容量値との比が同じであればよい� �これにより、SSC-PLL10のループバンド幅を左� �するCP12のチャージ電流の調整を、発振器192� ��発振周波数の調整に置き換えて実施するこ� ��ができる。

 また、タイマ回路1924には基準クロック信 号REFCLKに代えてその分周クロック信号を入力 するようにしてもよい。同様に、カウンタ回 路1925にはクロック信号CKOUT2に代えてその分� �クロック信号を入力するようにしてもよい� �また、上記構成はあくまでも一例であり、� �御回路1927は、カウンタ回路1925のカウント値 が目標値N4に近づくようにレプリカCP1922のチ� ��ージ電流を調整するものであればよい。

 制御信号REG2の値は、比較器1926から出力� �れる、カウンタ回路1925のカウント値が目標� ��よりも大きいか否かを示す1ビット情報に基 づいて、二分探索により決定するのが効率的 である。図9は、二分探索による発振器1921の� ��振ゲイン決定のフローを示す。まず、制御� ��号REG2のMSBを“1”、他を“0”にする。そし� ��、タイマ回路1925が所定時間(T2∝fref)を計時� ��る間のクロック信号CKOUT2のパルス数をカウ� ��トする(カウント数=N)。その後、そのカウン ト数が目標値N4よりも大きいか否かを判定し� ��大きい場合には制御信号REG2のMSBを“0”、� �のビットを“1”にし、小さい場合にはMSBの� ��のビットを“1”にしてから、クロック信号 CKOUT2のパルス数をカウントするステップに戻 る。上記の判定動作を5回繰り返すことで制� �信号REG2の最適値が決定される。

 上記構成のCP12及びキャリブレーション回路 19によって、CP12のチャージ電流が入力周波数 に応じて適応的に変化することについて説明 する。入力周波数がfref1のとき、比較器1926に 入力される目標値N4は、
N4=I1’/2C×T2・・・(7)
となる。ただし、I1’は入力周波数がfref1の� �きのレプリカCP1922のチャージ電流、Cはフィ� ��タ容量1923の容量値、T2はタイマ回路1925が計 時する時間である。レプリカCP1922のチャージ 電流I1’はCP12のチャージ電流I1の1/n(I1’=I1/n)� ��あるとし、また、時間T2は入力周波数fref1を N3分周していると考えると、
N4=(I1/n)/2C×N3/fref1・・・(8)
となる。これを変形すると、
I1=n×2C×N4/N3×fref1・・・(9)
となる。ここで、n及びCは固定値であるため� ��N3とN4を固定値にすることでチャージ電流I1� ��入力周波数fref1に比例させることができる� �

 一方、入力周波数がfref2のときにもN3とN4を� ��定値にすることで、CP12のチャージ電流I2は� ��
I2=n×2C×N4/N3×fref2・・・(10)
となり、チャージ電流I2を入力周波数fref2に� �例させることができる。そして、式(9)と式(1 0)から、
I1/I2=fref2/fref1・・・(11)
が導かれる。すなわち、CP12のチャージ電流� �は入力周波数比として表される。なお、N3及 びN4のうち少なくとも一つを変更することで� ��CP12のチャージ電流と入力周波数との関係を 切り替えることができる。

 (ループフィルタ回路の構成例)
 図10は、2次RC構成のLPF13の回路構成例を示す 。図11は、3次RC構成のLPF13の回路構成例を示� �。3次RC構成は、2次RC構成と比べて、周波数� �カットオフ特性はよくなるが、位相余裕の� �ージンが小さくなるためワイドレンジの入� �周波数には不向きである。いずれも構成に� �いても、フィルタ容量131は、キャリブレー� �ョン回路19の回路部分192から出力される5ビ� �ト制御信号REG2[4:0]に従って、容量値を32(=2 ⁵ )段階に切り替え可能となっている。なお、� �ィルタ容量131の容量値の多段階切り替えは� �例えば、2のベキ乗の容量比の関係にある複� ��のキャパシタと、それらキャパシタに接続� ��れ、制御信号REG2の各ビットによってスイッ チング制御されるスイッチ群とを用いて容易 に実現可能である。

 なお、制御信号REG2のビット数は5以外で� �よい。ビット数が多いほどフィルタ容量131� �容量値設定の精度が上がる。

 (キャリブレーション回路の構成例3)
 図12は、キャリブレーション回路19における 回路部分192の構成例を示す。上記のキャリブ レーション回路の構成2と異なる点について� �み説明する。発振器1921は、チャージポンプ� ��路(CP)1922’及びフィルタ容量131のレプリカ� �あるレプリカフィルタ容量(レプリカC)1923’� ��有しており、CP1922’のチャージ電流Icp及び� ��プリカC1923’の容量値Cに応じた周波数(Icp/2C )で発振する。制御回路1927は、比較器1926の出 力に基づいて、制御信号REG2を出力してレプ� �カC1923’の容量値を調整する。また、制御回 路1927は、フィルタ容量131及びレプリカC1923’ のそれぞれの容量値を共通の制御信号REG2で� �定する。この場合、CP12に対してチャージ電� ��を切り替える制御を行う必要はない。

 なお、CP1922’はCP12と同じサイズで構成し てもよいし、より小さなサイズで構成しても よい。同様に、レプリカC1923’はフィルタ容� ��131と同じサイズで構成してもよいし、より� ��さなサイズで構成してもよい。要するに、C P1922’のチャージ電流とレプリカC1923’の容� �値との比をCP12のチャージ電流とフィルタ容� ��131の容量値との比が同じであればよい。こ� ��により、SSC-PLL10のループバンド幅を左右す� ��フィルタ容量131の容量値の調整を、発振器1 921の発振周波数の調整に置き換えて実施する ことができる。

 上記構成のLPF13及びキャリブレーション回� �19によって、フィルタ容量131の容量値の逆数 が入力周波数に応じて適応的に変化すること について説明する。入力周波数がfref1のとき� ��比較器1926に入力される目標値N4は、
N4=Icp/2C1’×T2・・・(12)
となる。ただし、IcpはCP1922’のチャージ電流 、C1’は入力周波数がfref1のときのレプリカC1 923’の容量値、T2はタイマ回路1925が計時する 時間である。レプリカC1923’の容量値C1’は� �ィルタ容量131の容量値C1の1/n(C1’=C1/n)である とし、また、時間T2は入力周波数fref1をN3分周 していると考えると、
N4=Icp/(2C1/n)×N3/fref1・・・(13)
となる。これを変形すると、
1/C1=2/n/Icp×N4/N3×fref1・・・(14)
となる。ここで、n及びIcpは固定値であるた� �、N3とN4を固定値にすることで容量値C1の逆� �を入力周波数fref1に比例させることができる 。

 一方、入力周波数がfref2のときにもN3とN4を� ��定値にすることで、フィルタ容量131の容量� ��C2の逆数は、
1/C2=2/n/Icp×N4/N3×fref2・・・(15)
となり、容量値C2の逆数を入力周波数fref2に� �例させることができる。そして、式(14)と式( 15)から、
C2/C1=fref2/fref1・・・(16)
が導かれる。すなわち、フィルタ容量131の容 量値の逆数比は入力周波数比として表される 。なお、N3及びN4のうち少なくとも一つを変� �することで、フィルタ容量131の容量値と入� �周波数との関係を切り替えることができる� �

 以上のキャリブレーションによって、SSC- PLL10では、プロセスばらつきによってCP12のチ ャージ電流、LPF13におけるフィルタ容量の容� ��値、VCO14のゲインがばらついても、それら� �規定値となるようにフィードバックがかか� �て制御信号REG1及びREG2の値が設定される。す なわち、SSC-PLL10では、入力周波数に応じてル ープバンド幅を適応的に変化させることがで きるだけではなく、プロセスばらつきを吸収 することができる。例えば、プロセスがWORST� ��件に振れると、制御信号REG1の値はTYP条件の ときよりも大きくなるように設定され、プロ セスがBEST条件に振れると、制御信号REG1の値� ��TYP条件のときよりも小さくなるように設定� ��れる。

 (SSC-PLLのスタートアップ手順)
 SSC-PLL10は次のように起動させる。まず、キ� ��リブレーション回路19を動作させて、VCO14の ゲインの調整(VCOキャリブレーションシーケ� �ス)、及びCP12のチャージ電流及びLPF13におけ� ��フィルタ容量の容量値のいずれか一方の調� ��(CP/LPFキャリブレーションシーケンス)を行� �。これら二つのシーケンスのいずれを先に� �行してもよい。また、VCOキャリブレーショ� �シーケンスを実行している間はLPF13の出力は VCO14に入力されないため、これら二つのシー� ��ンスを同時に実行してもよい。

 これら二つのシーケンスを順次実行する� ��合には、キャリブレーション回路19におけ� �回路部分191及び192の相当部分を共用できる� �め、キャリブレーション回路19の回路面積を 小さくすることができる。一方、これら二つ のシーケンスを同時に実行する場合には、回 路部分191及び192を別個独立に設けなければな らないが、より早くキャリブレーションを完 了することができる。

 VCOキャリブレーションシーケンス及びCP/L PFキャリブレーションシーケンスが終了する� ��、次に、スタートアップシーケンスを実行� ��る。スタートアップシーケンスでは、図2に 示したスタートアップ回路145において信号STU PをアクティブにしてVCO14にオフセット電流を 通電する。これにより、VCO14の出力がハイイ� ��ピーダンス状態となることが回避され、SSC- PLL10はオフセット電流で決定される所定の周� ��数でロック(プリロック)となる。なお、一� �に、SSC-PLLにはロック状態を検知するロック� ��出器が設けられているが、スタートアップ� ��ーケンスでプリロックされる周波数は、こ� ��ロック検出器によって検出されないように� ��ることが望ましい。プリロックが検出され� ��しまうと、不要なデータが出力されるおそ� ��があるからである。

 VCO14の位相ノイズを低減するために、オ� �セット電流の通電は所定時間後に停止する� �その後、SSC-PLL10はスペクトラム拡散制御を� �わない状態で通常のロック状態へ移行する� �そして、上記のロック検出器によってロッ� �が検出されるとスペクトラム拡散制御を有� �にする。この一連の手順により、SSC-PLL10は� �ッドロックに陥ることなく安定的に起動す� �ことができる。

 なお、本実施形態に係るSSC-PLL10を、基準� ��ロック信号REFCLKにスペクトラム拡散変調を� ��けたり(例えば、2段構成のPLLや高速インタ� �ェースにおける受信回路)、VCO14の制御電圧Vc にスペクトラム拡散変調をかけたりするよう に変形してもよい。また、入力周波数やスペ クトラム拡散変調周波数が固定されている場 合においてもプロセスばらつきの吸収効果は 有効である。また、キャリブレーション回路 19からアナログ制御信号を出力して、CP12、LPF 13及びVCO14はそのアナログ制御信号に従って� �御されるようにしてもよい。

 また、図1に示したキャリブレーション回 路19において、回路部分191及び192のいずれか� ��方を省略してもよい。すなわち、Kvco(KvcoはV CO14のゲイン)及びIcp/C(IcpはCP12のチャージ電流 、CはLPF13におけるフィルタ容量の容量値)の� �ずれか一方のみを入力周波数に比例して変� �させるようにしても上述した効果が奏され� �。しかし、この場合、式(1)からわかるよう� �、SSC-PLL10のループバンド幅は入力周波数の1/ 2乗でしか変化させることができない。すな� �ち、入力周波数の変化に対するループバン� �幅の変化の度合いが比較的小さい。このた� �、調整対象回路をかなり広い範囲で可変と� �なければならなくなるが、これは、電源電� �の低電圧化が進むと実現が困難となるおそ� �がある。一方、Kvco及びIcp/Cのいずれも入力� �波数に比例して変化させることで、SSC-PLL10� �ループバンド幅を入力周波数に比例して変� �させることができるようになる。これによ� �、VCO14のゲイン、CP12のチャージ電流及びLPF13 におけるフィルタ容量の容量値のそれぞれの 可変範囲を狭くすることができる。

 (電子機器の実施形態1)
 図13は、本発明の一実施形態に係る電子機� �(データ送信装置)の構成を示す。データ送信 装置(Tx)100は、上記のSSC-PLL10、パラレルシリ� �ル変換回路(P/S)101及びドライバ回路102を備え ている。P/S101は、図示しないデジタルブロッ クからの125Mbpsの10ビットパラレル信号を受け て、これを1250Mbpsのシリアル信号に変換する� ��ドライバ回路102は、そのシリアル信号をケ� ��ブルを介して別チップの受信側に送信する( 信号TD及びNTD)。SSC-PLL10は、基準クロック信号 REFCLKからスペクトラム拡散されたクロック信 号CKOUTを生成し、それをP/S101に供給する。SSC- PLL10は、入力周波数がワイドレンジに変化し� ��も(例えば、125MHz~1250MHz)、ジッタと歪みの双 方を抑制したクロック信号CKOUTを生成するこ� ��ができる。これにより、Tx100のEMIを低減す� �ことができる。

 (電子機器の実施形態2)
 図14は、本発明の一実施形態に係る電子機� �(データ受信装置)の構成を示す。データ受信 装置(Rx)100は、上述のSSC-PLL10、レシーバ回路20 1、クロックデータリカバリ回路(CDR)202及びシ リアルパラレル変換回路(S/P)203を備えている� ��レシーバ回路201は、ケーブルを介して別チ� ��プから送られてくる125Mbpsのシリアル信号RD� ��びNRDを受信して増幅する。CDR202は、SSC-PLL10� ��ら供給されるクロック信号CKOUTを基準とし� �、レシーバ回路201から入力されたシリアル� �号からクロック信号とデータを再生する。S/ P203は、CDR202から入力された1250Mbpsのシリアル 信号を125Mbpsの10ビットパラレル信号に変換し て、図示しないデジタルブロックに送信する 。SSC-PLL10は、基準クロック信号REFCLKからスペ クトラム拡散されたクロック信号CKOUTを生成� ��る。SSC-PLL10は、入力周波数がワイドレンジ� ��変化しても(例えば、125MHz~1250MHz)、ジッタと 歪みの双方を抑制したクロック信号CKOUTを生� ��することができる。これにより、Rx200のEMI� �低減することができる。