Stand der Technik In Rechenanlagen werden häufig mehrere Datensignale gleichzeitig, also auf elektrisch parallelen Leitungen, von einer Datenquelle zu einer Datensenke übertragen. Je größer die Anzahl der Leitungen ist, desto größer ist be- kanntermaßen die bei vorgegebener Taktrate übertragbare Informationsmenge, so daß diese Technik mit einer großen Anzahl von 32 oder mehr Leitungen in den Schaltkreisen von Hochleistungs-Zentraleinheiten verwendet wird.

Insbesondere bei Taktraten von 100 MHz oder darüber stellt sich jedoch heraus, daß die Laufzeiten der Signale auf den unterschiedlichen Leitungen differieren. Bei ei- ner Taktrate von 100 MHz liegen zwei aufeinanderfolgende Taktflanken 10 ns auseinander, so daß eine Phasengenauig- keit von mindestens 1 ns notwendig ist. Dieser Zeit ent- spricht einer Leitungslänge von 15 cm, da in Leitungen die Geschwindigkeit der elektrischen Wellen in erster Nä- herung die halbe Lichtgeschwindigkeit beträgt. Bei der Verbindung von elektrischen Schaltkreisen in einem Hochleistungssystem mit diesen und höheren Frequenzen ist daher nicht zu vermeiden, daß Laufzeitunterschiede dazu führen, daß parallel übertragenen Signale mit soweit un- terschiedlichen Laufzeiten am Empfänger eintreffen, daß

die Signale nicht mehr zuverlässig empfangen werden kön- nen.

Da ferner die Leitungen an den Empfängern gar nicht mehr für von außen angebrachte Meßmittel zugänglich sind, ist ein wie auch immer gearteter manueller Abgleich der Lauf- zeiten nicht möglich. Zudem wurde beobachtet, daß sich die Laufzeiten auch im Betrieb, z. B. durch Erwärmung, verschieben.

In der Patentschrift US 5,513,377 ist eine Anordnung an- gegeben, bei der acht Datenleitungen und eine Taktleitung unidirektional eine Verbindung darstellen. Dabei werden Laufzeiten auf den Datenleitungen individuell ausgegli- chen, indem, wie in Fig. 4 dargestellt, ein angezapftes Verzögerungselement verwendet wird, an das eine Vielzahl von Einrichtungen angeschaltet sind, die zur Erkennung und Bewertung der Flanken der Datensignale dienen.

In der Patentschrift US 5,487,095 wird eine Schaltung an- gegeben, mittels derer ein Datensignal in Phase mit einem Takt gebracht werden kann. Bei dieser Schaltung wird eine Anzahl von jeweils unterschiedlich verzögerten Versionen des Eingangssignals zwecks Erkennung der Flanken und Aus- wahl einer geeigneten Version der parallel anliegenden, verzögerten Versionen des Eingangssignals ausgewertet.

Auch hier ist eine angezapfte Verzögerungseinrichtung notwendig.

Es ist Aufgabe der Erfindung, eine alternatives, weniger aufwendiges Betriebsverfahren und eine dafur geeignete Anordnung derart anzugeben, daß eine automatische Korrek- tur der Laufzeiten auf den Datenleitungen erfolgt. Insbe- sondere soll die Lösung unabhängig von der Art der digi- tal einstellbaren Verzögerungsleitung sein.

Darstellung der Erfindung Die Erfindung geht von der Überlegung aus, daß die Lauf- zeiten sich in Relation zu den Taktzeiten sehr langsam verändern. Sie verwendet daher einstellbare Verzögerungs- glieder, die lediglich dann justiert werden, wenn eine vorbestimmte Flanke eines Referenzsignal nominell gleich- zeitig mit einer Flanke des jeweiligen Datensignals an- liegt. Die notwendigen Verzögerungselemente kommen mit je einem Daten-Ein-und Ausgang sowie einem Steuereingang, also mit einer sehr geringen Anzahl von Leitungen, aus und können in verschiedenen Techniken realisiert sein, wie in der Beschreibung genauer dargestellt wird.

In einer ersten, bevorzugten Ausführungsform werden meh- rerer parallele Datenleitungen und eine zusätzliche Steu- erleitung verwendet. Die Steuerleitung überträgt ein Si- gnal, das einerseits zur Rekonstruktion des Empfangstak- tes über einen phasenkorrigierten Oszillator dient. Sie wird ferner verwendet, um Datenblöcke, d. h. mehrere seri- ell aufeinanderfolgende und zueinander gehörige Datenmen- gen zu kennzeichnen. Dabei wird davon ausgegangen, daß die zu übertragenden Datenblöcke in eine Anzahl von Da- tenwörtern aufgeteilt werden, wobei die Anzahl der Daten- leitungen gleich der Anzahl der Bits eines Datenworts ist, und die zu einem Block gehörigen Datenwörter unmit- telbar aufeinanderfolgend, auch als synchron bezeichnet, übertragen werden. Übertragungsbezogen wird dies auch als Rahmen bezeichnet. Das Referenzsignal zeigt dann den Be- ginn und gleichzeitig durch den Beginn des nächsten das Ende des vorherigen Datenblocks bzw. Rahmens an. Wenn keine Nutzdaten anliegen, werden Abgleichblöcke von Daten gesendet, bei denen vorbestimmte Flankenwechsel erfolgen und die dann zur Korrektur der Laufzeiten ausgenutzt wer- den. Der Beginn eines Rahmens wird durch die steigenden Flanke angezeigt. Die Auswahl, ob ein Datenrahmen oder Synchronisationsrahmen vorliegt, wird durch die Länge des

Referenzsignals angezeigt. Die fallende Flanke des Refe- renzsignals ist dann Bezugspunkt für den Laufzeitab- gleich. Über Phasenvergleicher wird die vorbestimmte Flanke des Datensignals gegenüber der nominell zeitglei- chen Flanke des Referenzsignals verglichen. Entsprechend dem Vergleichsergebnis werden die Verzögerungsglieder verstellt.

Weitere Ausgestaltungen, Varianten und Ausführungsformen sind der nachfolgenden Beschreibung zu entnehmen.

Kurzbeschreibung der Zeichnungen Es zeigen Fig. 1 eine schematische Darstellung einer Schaltung zur Durchführung der Erfindung, Fig. 2 eine schematische Darstellung eines Verzöge- rungsgliedes, Fig. 3 ein Signaldiagramm für den Fall, daß getrennte Daten-und Abgleichrahmen übertragen werden, Fig. 4 eine Signaldiagramm für den Fall, daß in einem Rahmen gleichzeitig Abgleich und Datenübertra- gung erfolgt, Fig. 5 eine Variante für unterschiedliche Flanken des Datensignals, Fig. 6 eine Weiterbildung der Variante nach Fig. 5, Fig. 7 eine Variante für automatische Erkennung der abgleichbaren Referenzzeiten.

Beschreibung einer Ausfuhrungsform der Erfindung Die Erfindung wird an einem Beispiel beschrieben, bei dem acht Datenbits auf zwei Datenleitungen mit vier Taktzy- klen übertragen werden, also unter Verwendung eines Rah- mens von vier Takten. In der Praxis werden weitaus mehr Datenleitungen verwendet ; beispielsweise wird der Inhalt einer Cache-Line von 64 Byte mit 32 Datenleitungen mit einem Rahmen von 16 Takten übertragen.

Zusätzlich zu den Datensignalen DO, D1 wird ein Referenz- signal REF übertragen, aus dem der Empfänger den Takt ra gewinnt, den Beginn eines Rahmens erkennt und das eine Bezugsflanke für die Phasenkorrektur der Datenleitungen enthält.

Eine Phasenkorrektur kann nur dadurch erfolgen, daß die Flanken der schneller eintreffenden Signale soweit verzö- gert werden, daß sie gleichzeitig mit den Flanken des langsamsten Signals eintreffen. Für eine einstellbare Verzögerung von Signalen stehen dem Fachmann eine Reihe von Lösungen zur Verfügung. In Fig. 2a ist eine bevorzug- te Ausführung dargestellt. Dabei wird eine Verzögerungs- kette durch eine Hintereinanderschaltung einer geraden Anzahl von Invertern gebildet. An jeder (geraden) Verbin- dung liegt das Eingangssignal, verzögert um ein Vielfa- ches der doppelten Transferzeit eines Inverters, an und wird durch einen Multiplexer entsprechend der einzustel- lenden Verzögerung abgegriffen. Alternativ kann auch eine Kette von Zellen verwendet werden, wie sie in Fig. 2b als Schaltung dargestellt sind, die zwischen einer geringen und einer größeren Verzögerung umschaltbar sind, wenn ei- ne relativ große Minimalverzögerung gegenüber dem Gewinn durch die einfache Integrierbarkeit vor Vorteil ist. Es ist auch bekannt, die Flanke durch eine Kapazität zu ver- langsamen und durch einen Schwellwertschalter abzutasten, dessen Schwellwert durch einen einfachen Digital-Analog-

Wandler eingestellt wird. In allen Fällen hat es sich be- währt, die Verzögerungsglieder intern mit einem Auf-Ab- Zahler zu versehen, der einen Freigabeeingang, einen Tak- teingang und einen Eingang"+/-"zur Umschaltung zwischen Aufwärtszählung und Abwärtszählung aufweist. Im folgenden sei der Einfachheit halber stets angenommen, daß ein Zäh- lerstand Null minimale Verzögerung bedeutet, durch ein Rücksetzsignal die Zähler alle auf Null gesetzt werden und die Zähler in den Extremstellungen verharren, d. h. nicht modular zählen.

In Fig. 1 ist die Anordnung, an Hand der die Erfindung des weiteren beschrieben wird, schematisch dargestellt.

Dabei werden das Referenzsignal REF und die beiden Daten- signale DO und D1 über Verzögerungsglieder 11,13a und 13b verzögert und ergeben die letztlich phasensynchronen verzögerten Signale REF', DO'und Dl'. Aus dem verzöger- ten Referenzsignal RFF'wird beispielsweise durch einen phasengesteuerten Oszillator 17 (PLL) ein 0 gewonnen, mit dem die verzögerten Datensignale DO', D1' abgetastet werden. Wie erwähnt, erhöht bzw. vermindert der Eingang"+/-"die einstellbare Verzögerung mit jedem Takt um einen Wert. Ferner ist bei den Verzögerungsglie- dern 13a, 13b je ein mit"=0"markierter Ausgang vorgese- hen, der anzeigt, daß die Verzögerung auf den kleinsten möglichen Wert eingestellt ist. Eine nicht gezeigte über- geordnete Steuerung gibt die Eingänge"+/-"für die Zei- ten des Abgleichs frei und sperrt sie während der Über- tragung von Nutzdaten ; die Erkennung dieser beiden Be- triebszustände wird weiter unten beschrieben. Da durch diese Steuerung die Schaltung während der Übertragung von Nutzdaten gegen Veränderungen gesperrt ist, bezieht sich die folgenden Beschreibung, sofern nicht anders angege- ben, stets auf den Betriebszustand des Phasenabgleichs.

Nach dem Rücksetzen der Schaltung bei Betriebsbeginn sei- en die Verzögerungszeiten alle auf minimalen Wert einge-

stellt. Das zu einer Weiterbildung gehörende Verzöge- rungsglied 11 sei nicht wirksam, so daß die Singale REF und REF'gleich sind. In einem ersten Regelkreis werden nunmehr die Datensignale DO'und D1'auf Phasengleichheit mit dem Referenzsignal REF'eingestellt. Hierzu sind Pha- senvergleicher 15a und 15b vorgesehen, die einerseits mit dem Referenzsignal REF'und andererseits mit dem jeweili- gen verzögerten Datensignal DO', D1'verbunden sind. Als Phasenvergleicher sind im einfachsten Fall XOR-Gatter möglich, deren Ausgang durch geeignete Taktsignale abge- tastet wird. Bevorzugt wird als Phasendiskriminator die gleichfalls bekannte Lösung über ein D-Flip-Flop einge- setzt, an dessen Takteingang das Referenzsignal REF'und an deren Dateneingang das verzögerte Datensignal DO', D1' gelegt wird. Hierbei wird die fallende Flanke des Refe- renzsignals REF'zur Übernahme der Daten verwendet, die zu diesem Zeitpunkt gleichfalls einen Übergang von H nach L durchlaufen. Der Ausgang des Phasenvergleichers 15a, 15b wird mit dem Eingang"+/-"des jeweiligen Verzöge- rungsgliedes 13a, 13b verbunden, so daß sich folgende Arbeitsweise ergibt : Liefert der Phasendiskriminator das Signal H, so ist zum Zeitpunkt der maßgeblichen fallenden Flanke des Referenzsignals REF'das Datensignal DO', D1' noch auf H, d. h. die fallende Flanke steht noch bevor.

Das Signal ist also zu schnell und muß verzögert werden, weswegen der H-Pegel am Ausgang des Phasenvergleichers dazu führt, daß der Verzögerungswert des Verzögerungs- glieds erhöht wird. Ergibt der Ausgang des Phasenverglei- chers 15a, 15b ein L-Pegel, dann liegt die maßgebliche fallende Flanke des Referenzsignals REF'vor der fallen- den Flanke des Datensignals ; dieses ist also möglicher- weise zu langsam und wird über den Eingang"+/-"des je- weiligen Verzögerungsglieds mit L-Pegel angesteuert und damit beschleunigt.

Es ergibt sich ein ständiges Oszillieren der Werte für die Verzögerung der Datensignale, weil die Datensignale

mit jedem Vergleich entweder verzögert oder beschleunigt werden. Dies ist bei entsprechend feiner Auflösung der Verzögerungen jedoch ohne Bedeutung, wenn diese Verände- rungen, wie beschrieben, mit dem Beginn von Nutzdaten- übertragungen gesperrt werden. Auch kann in dem Verzöge- rungsglied vorgesehen sein, daß die letzten beiden Bits der binären Darstellung der Verzögerungszeit, wie sie in einem Auf-Ab-Zähler gespeichert ist, gar nicht zur Verzö- gerung herangezogen werden und damit unwirksam bleiben.

Andere Mittel, beispielsweise Random-Walk-Filter, sind gleichfalls möglich.

Eine weitere Möglichkeit bei festen Rahmen von z. B. 16 Takten besteht darin, einen Auf-Abwärts-Zähler vorzuse- hen, der bei jedem Takt entsprechend dem Ausgang eines Phasenvergleichers auf-oder abwärts zählt und dieses Er- gebnis am Ende eines Rahmens mit Schwellwerten auszuwer- ten, so daß beispielsweise nur bei einem Zählerstand un- terhalb vier bzw. oberhalb von elf das Verzögerungsglied verstellt wird. Damit wird der Flankengitter der Phasen- vergleicher gedämpft.

Die bisher beschriebene Anordnung setzt voraus, daß durch andere Maßnahmen, beispielsweise eine feste Verzögerung für das Signal REF', sichergestellt ist, daß das Refe- renzsignal REF'immer langsamer ist als die Datensignale.

Eine weitere Verbesserung kann erreicht werden, wenn, wie Fig. 1 ferner dargestellt, auch die Verzögerung des Refe- renzsignals dynamisch angepaßt wird. Hierzu dienen die Ausgänge"=0"der Verzögerungsglieder für die Datensigna- le, die durch ein Nicht-Und-Glied 19 bewertet werden.

Dessen Ausgang geht auf den H-Pegel, sobald einer der Verzögerungsglieder 13a, 13b für die Datensignale auf mi- nimale Verzögerung eingestellt ist. Über einen Integrator 21, dessen Wirkung noch näher erläutert werden wird, wird dieses Signal auf den Eingang"+/-"des Verzögerungsglie- des 11 für das Referenzsignal gelegt. Damit wird bewirkt,

daß, sofern mindestens ein Datensignal minimal verzögert ist, die Verzögerung für das Referenzsignal vermindert wird. Der Ausgang"=0"eines Verzögerungsglieds 13a, 13b für ein Datensignal DO, D1 wird also als Indikator dafür angesehen, daß dieses noch weiter beschleunigt werden könnte. Da dies nicht möglich ist, muß statt dessen das Referenzsignal beschleunigt und in Folge dessen alle Da- tensignale verzögert werden, bis sämtliche Datensignale im Regelbereich ihrer Verzögerungsglieder betrieben wer- den. Der Ausgang"=0"kann dabei auch bereits vor Errei- chen der minimalen Verzögerung gesetzt werden, beispiels- weise bei etwa 10W. Damit werden insbesondere die im Fol- genden beschriebenen Maßnahmen gegen Regelschwingungen beschleunigt.

Da es sich bei dieser Weiterbildung um zwei gekoppelte Regelschleifen handelt, sind Maßnahmen notwendig, um Re- gelschwingungen zu vermeiden. Sofern bereits in den Re- gelschleifen für die Verzögerung der Datensignale eine Regelverzögerung enthalten ist, beispielsweise durch den oben aufgeführten Zähler und damit lediglich eine Ver- stellung pro Rahmen, kann das nicht mit Flankengitter be- haftete Ausgangssignal des Nich-Und-Glieds 19 direkt an den Steuereingang des Verzögerungsglieds 11 für das Refe- renzsignal gelegt werden, so daß das in Fig. 1 gezeigte Verzögerungsglied 21 nicht notwendig ist.

Andernfalls, wenn die Ausgänge der Phasenvergleicher für die Datensignale unverzögert wirksam wird, ist die ein- fachste Maßnahme ein Integrator 21, der die Regelschleife für das Referenzsignal REF'verlangsamt. Der Integrator kann in analoger Technik durch einen Schwellwertschalter mit Hysterese erstellt sein. Lösungen in digitaler Tech- nik wie Random-Walk-Filter sind gleichfalls möglich, bei- spielsweise durch einen Auf-Ab-Zähler, dessen Zählerstand je nach Ausgang mit 1/3 bzw. 2/3 des Gesamtbereichs ver- glichen wird und so eine Hysterese von 1/3 des Bereichs

bewirkt. Eine andere Variante besteht in einem Schiebere- gister, dessen Ausgänge alle auf H-Pegel bzw. L-Pegel liegen müssen, um ein nachfolgendes R-S-Flip-Flop umzu- schalten. Bevorzugt wird durch eine übergeordnete, nicht gezeigte Steuerung eine vorgegebene Anzahl von beispiels- weise 16 Takten der Ausgang des Nicht-Und-Gliedes 19 durch einen zuvor zurückgesetzten Zähler aufsummiert und endlich durch einen Schwellwertvergleich das integrierte Signal erzeugt, wobei der Schwellwertvergleich bevorzugt den halben Bereich durch Benutzung des höchstwertigen Bits eines Binärzählers verwendet. Andere dem Fachmann für Regelungstechnik bekannte Maßnahmen, die die Stabili- tät der beiden verschachtelten Regelschleifen bewirken, sind gleichfalls anwendbar.

In Fig. 3 ist ein Signaldiagramm gezeigt. Hierbei werden zunächst während der mit DATA markierten Zeit vier Nutz- datenwörter in einem Rahmen übertragen, worauf eine in diesem Beispiel gleichlange Zeit für den Phasenabgleich folgt. Das Referenzsignal REF zeigt mit seiner steigenden Flanke den Beginn eines neuen Rahmens an. Dieser Impuls liegt bei der Übertragung von Daten für einen Takt auf H und für die restlichen Takte auf L.

Liegen keine Nutzdaten vor, sondern soll dieser Rahmen für eine Synchronisation verwendet werden, so liegt das Referenzsignal REF für mindestens die ersten beiden Takte auf H-Pegel und sodann für die restlichen Takte eines Rahmens auf L-Pegel, so daß der H-Pegel im zweiten Takt dazu dienen kann, die oben beschriebenen Verfahren frei- zugeben. Vorzugsweise sind die Pegel auf den Datenleitun- gen gleich dem Pegel des Referenzsignals, so daß im Bei- spiel alle Signalleitungen einen H-L-Übergang zeigen, der durch die beschriebenen Verfahren und Schaltungen auf Zeitgleichheit im Empfänger geregelt wird. Dabei können selbstverständlich mehrere Datenphasen direkt aufeinander folgen wie auch mehrere Synchronisationsphasen. Es ver-

steht sich, daß für die Synchronisationsphase vorzugswei- se diejenigen Rahmen verwendet werden, bei denen keine Daten zur Übertragung anliegen. Selbstverständlich kann auch ein kurzes Referenzsignal für die Sychronisati- onsphasen und ein langes für die Datenphasen verwendet werden. In diesem Fall ist es ohne weiteres möglich, im- mer zwei Takte für die Synchronisation und mehrere Takte für einen Datenrahmen zu verwenden, so daß die durch die Synchroniationszeiten bewirkte Totzeit gering ist.

Für Fälle, in denen ein kontinuierlicher Datenstrom gesi- chert sein muß und daher keine Abgleichrahmen eingefügt werden können, können auch, wie in Fig. 4 angedeutet, die ersten beiden Takte zur Synchronisation dienen, indem das Referenz-wie auch die Datensignale im ersten Takt auf H- Pegel und im zweiten Takt auf L-Pegel liegen und darauf- hin die folgenden Takte der Übertragung von Nutzdaten dienen.

Eine weitere Variante besteht darin, stets den Takt mit Referenzsignal auf H-Pegel zur Synchronisation zu verwen- den und lediglich die nachfolgenden Takte zur Nutzdaten- übertragung. Hierzu wird in dem Takt, in dem das Refe- renzsignal H-Pegel hat, auf die Datenleitungen das in dem Takt danach zu übertragene Datenwort invertiert gelegt. wie in Fig. 5 gezeigt, wird dann der Ausgang des Phasen- vergleichers 15a invertiert, wenn das Datensignal nach dem Phasenvergleich auf H-Pegel liegt und damit eine steigende Flanke vorlag. Anstelle der gezeigten Invertie- rung durch ein XOR-Gatter kann selbstverständlich auch eine Phasenvergleichschaltung 15a mit komplementärem Aus- gang, der durch das aktuelle Datensignal ausgewählt wird, verwendet werden.

Eine andere Weiterbildung entsprechend Fig. 6 erlaubt die kontinuierliche Übertragung von Nutzdaten, ohne daß Rah- men für den Phasenabgleich benötigt werden, sofern aus-

reichen häufig ein Wechsel des Pegels der Daten vom er- sten zum zweiten Takt eines durch das Signal REF gekenn- zeichneten Rahmens erfolgt. Hierzu dient ein D-Flip-Flop 61, dessen Ausgang den Datenpegel des vorausgehenden Tak- tes hat. Ein negiertes XOR 62 verknüpft den aktuellen Pe- gel und den vorigen Pegel und zeigt damit an, daß ein Pe- gelwechsel stattgefunden hat. Hiermit wird eine, durch den Schalter 64 symbolisierte, Freigabe des Ergebnisses des Phasenvergleichers 15a bewirkt, welches damit den Eingang +/-des Verzögerungsglieds aktiviert. Dabei muß wie vor entsprechend dem aktuellen Pegel eine Auswahl er- folgen, wie sie durch das XOR-Glied 51 symbolisiert ist.

Fernerhin wird, in Fig. 6 nicht weiter gezeigt, durch das Referenzsignal der gesamte Vorgang freigegeben, weil nur dann ein definierter Pegelwechsel des Vergleichssignals REF vorliegt.

Eine weitere, in Fig. 7 gezeigte Fortbildung der Erfin- dung gewinnt das Freigabesignal für die Veränderung des Verzögerungsgliedes selbst. Hierbei wird durch das D- Flip-Flop 71 das Referenz-Signal des vorigen Takts ge- speichert. Einer kombinatorischen Logik 63 werden dann sowohl das Referenz-und Datensignal des aktuellen Tak- tes, das Referenz-und Datensignal des vorherigen Taktes und das Ergebnis der Phasenvergleichers 15a zugeführt.

Die kombinatorische Logik 73 liefert dann nach folgender Tabelle ein Ausgangssignal X : REF* REF DO* DO X H L H L V H L L H/V Dabei ist das Ausgangssignal X dreier Werte fähig, näm- lich einem neutralen, der das Verzögerungsglied 13a nicht verändert und in allen in der Tabelle nicht aufgeführten Fällen angenommen wird, einem positiven und einem negati- ven, bei dem die Verzögerung erhöht bzw. vermindert wird.

Die Tabelle besagt, daß bei einem Wechsel von H nach L des Referenzsignals und bei einem Wechsel von H nach L des Datensignals das Ergebnis des Phasenvergleichers 15a als positiver bzw. negativer Ausgang verwendet und bei gleicher Situation für das Referenzsignal und einem Wech- sel von L nach H des Datensignals das Ergebnis des Pha- senvergleichers invertiert verwendet wird.