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Patent Searching and Data


Title:
FOUR-TERMINAL DOUBLE GATE FIELD EFFECT TRANSISTOR
Document Type and Number:
WIPO Patent Application WO/2009/028524
Kind Code:
A1
Abstract:
In a four-terminal double gate N-channel field effect transistor, a first gate electrode and a second gate electrode are arranged on the both surfaces of a semiconductor thin substrate by having gate insulating films in between, respectively, and at the both facing ends of the semiconductor thin substrate, a source electrode and a drain electrode are arranged. When a value of a difference between the work function of the first gate electrode and the electron affinity of the semiconductor thin substrate material is defined as a potential, the value is equivalent to a value of Vth,Lo,n-VthO,n or less, where Vth,Lo,n is a set value of a threshold voltage at the first gate electrode in low threshold operation, and VthO,n is a threshold of a three-terminal double gate N-channel field effect transistor wherein a gate electrode, which is heavily doped to N-type in the same element structure as the four-terminal double gate N-channel field effect transistor, is used for the first or the second gate electrode to connect the first or the second gate electrode.

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Inventors:
OUCHI SHINICHI (JP)
SAKAMOTO KUNIHIRO (JP)
MASAHARA MEISHOKU (JP)
ENDO KAZUHIKO (JP)
KOIKE HANPEI (JP)
Application Number:
PCT/JP2008/065241
Publication Date:
March 05, 2009
Filing Date:
August 27, 2008
Export Citation:
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Assignee:
NAT INST OF ADVANCED IND SCIEN (JP)
OUCHI SHINICHI (JP)
SAKAMOTO KUNIHIRO (JP)
MASAHARA MEISHOKU (JP)
ENDO KAZUHIKO (JP)
KOIKE HANPEI (JP)
International Classes:
H01L29/786; H01L29/78
Other References:
MASAHARA M. ET AL: "Demonstration, analysis and device design considerations for independent DG MOSFET's", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol. 52, no. 9, September 2005 (2005-09-01), pages 2046 - 2053
MASAHARA M. ET AL: "Optimum gata workfunction for Vth-controllable four-terminal-driven double-gate MOSFETS (4T-XMOSFETs)-band-edge workfunction versus midgap workfunction", IEEE TRANSACTIONS ON NANOTECHNOLOGY, vol. 5, no. 6, November 2006 (2006-11-01), pages 716 - 722
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Claims:
 半導体薄板の両面に、それぞれゲート絶縁膜を介して第1のゲート電極と第2のゲート電極を設け、半導体薄板の対向する両端にソース電極とドレイン電極をそれぞれ設ける4端子型ダブルゲートNチャネル電界効果トランジスタにおいて、第1のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、V th,Lo,n -V th0,n の値以下であることを特徴とする4端子型ダブルゲートNチャネル電界効果トランジスタ。
 ただしV th,Lo,n は、低閾値動作時の第1のゲート電極での閾値電圧の設計値であり、V th0,n は、前記の4端子型ダブルゲートNチャネル電界効果トランジスタと同一の素子構造中でN型に濃くドープされたゲート電極を第1乃至第2のゲート電極に用いて第1乃至第2のゲート電極を結線した3端子型ダブルゲートNチャネル電界効果トランジスタの閾値電圧である。
 上記第2のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、V DD -V th0,n の値以上であることを特徴とする請求項1に記載の4端子ダブルゲートNチャネル電界効果トランジスタ。
 ただしV DD は、高電圧源もしくは論理ハイレベルの電圧である。
 上記第2のゲート電極をP型に濃くドープされたポリシリコンで形成することを特徴とする請求項1又は2に記載の4端子ダブルゲートNチャネル電界効果トランジスタ。
 上記第1のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、V SS -V th0,n の値以下であることを特徴とする請求項1ないし3のいずれか1項に記載の4端子型ダブルゲートNチャネル電界効果トランジスタ。
 ただしV SS は、低電圧源もしくは論理ローレベルの電圧である。
 上記第1のゲート酸化膜の厚さがt ox1 、第1のゲート酸化膜の誘電率がε ox1 、第2のゲート酸化膜の厚さがt ox2 、第2のゲート酸化膜の誘電率がε ox2 、半導体薄板の厚さがt si 、半導体薄板の誘電率がε si としたとき、
  V th,Hi,n -V th,Lo,n ≧(ε si /ε ox1 )・t ox1  (V DD -V SS ) /((ε si /ε ox2 )・t ox2 +t si )
の関係を満たすことを特徴とする請求項1ないし4のいずれか1項に記載の4端子型ダブルゲートNチャネル電界効果トランジスタ。
 ただしV th,Hi,n は、高閾値動作時の第1のゲート電極での閾値電圧の設計値である。
 半導体薄板の両面に、それぞれゲート絶縁膜を介して第1のゲート電極と第2のゲート電極を儲け、半導体薄板の対向する両端にソース電極とドレイン電極をそれぞれ設ける4端子型ダブルゲートPチャネル電界効果トランジスタにおいて、第1のゲート電極の仕事関数と半導体材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、V th,Lo,p -V th0,p の値以上であることを特徴とする4端子型ダブルゲートPチャネル電界効果トランジスタ。
 ただしV th,Lo,p は、低閾値動作時の第1のゲート電極での閾値電圧の設計値であり、V th0,p は、前記の4端子型ダブルゲートPチャネル電界効果トランジスタと同一の素子構造中でP型に濃くドープされたゲート電極を第1乃至第2のゲート電極に用いて第1乃至第2のゲート電極を結線した3端子型ダブルゲートPチャネル電界効果トランジスタの閾値電圧である。
 上記第2のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、-V DD -V th0,p の値以下であることを特徴とする請求項6に記載の4端子ダブルゲートPチャネル電界効果トランジスタ。
 ただしV DD は、高電圧源もしくは論理ハイレベルの電圧である。
 上記第2のゲート電極をN型に濃くドープされたポリシリコンで形成することを特徴とする請求項6又は7に記載の4端子ダブルゲートPチャネル電界効果トランジスタ。
 上記第1のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、-V SS -V th0,p の値以上であることを特徴とする請求項6ないし8のいずれか1項に記載の4端子型ダブルゲートPチャネル電界効果トランジスタ。
 ただしV SS は、低電圧源もしくは論理ローレベルの電圧である。
 上記第1のゲート酸化膜の厚さがt ox1 、第1のゲート酸化膜の誘電率がε ox1 、第2のゲート酸化膜の厚さがt ox2 、第2のゲート酸化膜の誘電率がε ox2 、半導体薄板の厚さがt si 、半導体薄板の誘電率がε si としたとき、
  V th,Hi,p -V th,Lo,p ≦(ε si /ε ox1 )・t ox1  (V SS -V DD ) /((ε si /ε ox2 )・t ox2 +t si )
の関係を満たすことを特徴とする請求項6ないし9のいずれか1項に記載の4端子型ダブルゲートPチャネル電界効果トランジスタ。
 ただしV th,Hi,p は、高閾値動作時の第1のゲート電極での閾値電圧の設計値である。
Description:
4端子型ダブルゲート電界効果ト ランジスタ

 本発明は、4端子型ダブルゲート電界効果 トランジスタに関するものである。

 プレーナ型のバルクMOS(Metal-Oxide-Semiconducto r)電界効果トランジスタ(Field Effect Transistor: FET)により構成される今日の集積回路におい は、動作中の消費電力と動作速度の関係を 適に保つ方法は、基板バイアス効果を用い 閾値電圧制御によるものである。しかしな ら、プレーナ型バルクMOSFETを用いた集積回 をデバイスの微細化によって今後も性能を 上させることは、困難であると予想されて る。

 プレーナ型バルクMOSFETの後継技術として 、ダブルゲート構造を用いたトランジスタ 主流になるとの予測がされている。ダブル ート構造は、短チャネル効果に強く、チャ ルが形成される半導体構造中の不純物ドー を行わなくてもよいことが特徴であり、将 ばらつきを抑えつつ微細化を推進できると えられているためである。ダブルゲート構 は、チャネルが形成される半導体薄膜構造 両側をはさむように、2つのゲートが配置さ れるものであり、両ゲートが互いに接続され ている構造と、切り離された構造の2つが提 されている。

 このうち、両ゲートが切り離された構造 持つものは、第1のゲートをトランジスタ駆 動用ゲート、第2のゲートを閾値制御用ゲー として用い、第2のゲートに入力されるバイ ス電圧の高低により、閾値電圧を変動させ ことができる。同素子は、4端子型ダブルゲ ートFETと称される。

 しかしながら、第1のゲートと第2のゲー を同じ仕事関数を持つ材料で構成する4端子 ダブルゲートFETは、その特性に限界があっ 。その限界とは、所望の閾値電圧範囲を実 するために第2のゲートに入力される制御電 圧の範囲とデバイスのオフ特性の関係である 。非特許文献1によれば、同制御電圧範囲を 論理信号振幅と同じ範囲、すなわち高電圧 と低電圧源の間の電圧値ですべての所望の 値電圧を実現しようとする場合、低い閾値 圧での動作時にはオフ特性が劣化し、オフ 流が急激に増加すると指摘されている。

 同非特許文献1は、この問題の回避策とし て、2つのゲート電極を構成する材料の仕事 数を調整し、併せて制御電圧範囲を論理信 振幅の範囲外の電圧に移すことによって、 れを回避できるとしている。すなわち、Nチ ネルデバイスの場合、仕事関数を下げ、制 電圧を低電圧源よりも更に低くすることに って、オフ特性は改善され、Pチャネルデバ イスの場合は逆に、仕事関数を上げて制御電 圧を高電圧源よりも高くすることによって、 オフ特性が改善される。更に、第2のゲート 用いられるゲート酸化膜の厚さを厚くする とによって、オフ特性を更に改善すること 可能となる。

 このようなトランジスタによれば、高性能 可変閾値FETが提供されるが、システム内部 必要となる電圧源の数が増えるのに加え、 2のゲートに入力する電圧の振幅が大きくな るために、充放電の時間が増加する。この問 題点は、回路設計への負担を増大させ、かつ システム構成を複雑化させる原因となる。
 また、プレーナ型バルクMOSFETにより構成さ る可変閾値トランジスタは、基板バイアス 与える箇所がPN接合で作られていることか 、大きな順バイアスを掛けることができず 必要な閾値電圧の変動幅を得るためには、 きな逆バイアスが必要になる。結果として 様の問題を内包していた。

特開2002-270850号公報

特開2005-167163号公報 IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 52, NO. 9, SEPTEMBER 2005, pp. 2046-2053.

 したがって本発明は、上記の問題点を解 し、システム内部で必要となる電圧源を増 させることなく可変閾値トランジスタを実 することを課題とする。

 上記課題は次のような手段により解決され 。
(1)半導体薄板の両面に、それぞれゲート絶縁 膜を介して第1のゲート電極と第2のゲート電 を設け、半導体薄板の対向する両端にソー 電極とドレイン電極をそれぞれ設ける4端子 型ダブルゲートNチャネル電界効果トランジ タにおいて、第1のゲート電極の仕事関数と 導体薄板材料の電子親和力の差をポテンシ ルとして表した値が、V th,Lo,n -V th0,n の値以下であることを特徴とする4端子型ダ ルゲートNチャネル電界効果トランジスタ。
 ただしV th,Lo,n は、低閾値動作時の第1のゲート電極での閾 電圧の設計値であり、V th0,n は、前記の4端子型ダブルゲートNチャネル電 効果トランジスタと同一の素子構造中でN型 に濃くドープされたゲート電極を第1乃至第2 ゲート電極に用いて第1乃至第2のゲート電 を結線した3端子型ダブルゲートNチャネル電 界効果トランジスタの閾値電圧である。
(2)上記第2のゲート電極の仕事関数と半導体 板材料の電子親和力の差をポテンシャルと て表した値が、V DD -V th0,n の値以上であることを特徴とする(1)に記載の 4端子ダブルゲートNチャネル電界効果トラン スタ。
 ただしV DD は、高電圧源もしくは論理ハイレベルの電圧 である。
(3)上記第2のゲート電極をP型に濃くドープさ たポリシリコンで形成することを特徴とす (1)又は(2)に記載の4端子ダブルゲートNチャ ル電界効果トランジスタ。
(4)上記第1のゲート電極の仕事関数と半導体 板材料の電子親和力の差をポテンシャルと て表した値が、V SS -V th0,n の値以下であることを特徴とする(1)ないし(3) のいずれかに記載の4端子型ダブルゲートNチ ネル電界効果トランジスタ。
 ただしV SS は、低電圧源もしくは論理ローレベルの電圧 である。
(5)上記第1のゲート酸化膜の厚さがt ox1 、第1のゲート酸化膜の誘電率がε ox1 、第2のゲート酸化膜の厚さがt ox2 、第2のゲート酸化膜の誘電率がε ox2 、半導体薄板の厚さがt si 、半導体薄板の誘電率がε si としたとき、
  V th,Hi,n -V th,Lo,n ≦(ε si /ε ox1 )・t ox1  (V DD -V SS ) /((ε si /ε ox2 )・t ox2 +t si )
の関係を満たすことを特徴とする(1)ないし(4) のいずれかに記載の4端子型ダブルゲートNチ ネル電界効果トランジスタ。
 ただしV th,Hi,n は、高閾値動作時の第1のゲート電極での閾 電圧の設計値である。
(6)半導体薄板の両面に、それぞれゲート絶縁 膜を介して第1のゲート電極と第2のゲート電 を儲け、半導体薄板の対向する両端にソー 電極とドレイン電極をそれぞれ設ける4端子 型ダブルゲートPチャネル電界効果トランジ タにおいて、第1のゲート電極の仕事関数と 導体材料の真空準位から見たバレンスバン エッジのエネルギー準位の差をポテンシャ として表した値が、V th,Lo,p -V th0,p の値以上であることを特徴とする4端子型ダ ルゲートPチャネル電界効果トランジスタ。
 ただしV th,Lo,p は、低閾値動作時の第1のゲート電極での閾 電圧の設計値であり、V th0,p は、前記の4端子型ダブルゲートPチャネル電 効果トランジスタと同一の素子構造中でP型 に濃くドープされたゲート電極を第1乃至第2 ゲート電極に用いて第1乃至第2のゲート電 を結線した3端子型ダブルゲートPチャネル電 界効果トランジスタの閾値電圧である。
(7)上記第2のゲート電極の仕事関数と半導体 板材料の真空準位から見たバレンスバンド ッジのエネルギー準位の差をポテンシャル して表した値が、-V DD -V th0,p の値以下であることを特徴とする(6)に記載の 4端子ダブルゲートPチャネル電界効果トラン スタ。
 ただしV DD は、高電圧源もしくは論理ハイレベルの電圧 である。
(8)上記第2のゲート電極をN型に濃くドープさ たポリシリコンで形成することを特徴とす (6)又は(7)に記載の4端子ダブルゲートPチャ ル電界効果トランジスタ。
(9)上記第1のゲート電極の仕事関数と半導体 板材料の真空準位から見たバレンスバンド ッジのエネルギー準位の差をポテンシャル して表した値が、-V SS -V th0,p の値以上であることを特徴とする(6)ないし(8) のいずれかに記載の4端子型ダブルゲートPチ ネル電界効果トランジスタ。
 ただしV SS は、高電圧源もしくは論理ローレベルの電圧 である。
(10)上記第1のゲート酸化膜の厚さがt ox1 、第1のゲート酸化膜の誘電率がε ox1 、第2のゲート酸化膜の厚さがt ox2 、第2のゲート酸化膜の誘電率がε ox2 、半導体薄板の厚さがt si 、半導体薄板の誘電率がε si としたとき、
  V th,Hi,p -V th,Lo,p ≦(ε si /ε ox1 )・t ox1  (V SS -V DD ) /((ε si /ε ox2 )・t ox2 +t si )
の関係を満たすことを特徴とする(6)ないし(9) のいずれかに記載の4端子型ダブルゲートPチ ネル電界効果トランジスタ。
 ただしV th,Hi,p は、高閾値動作時の第1のゲート電極での閾 電圧の設計値である。

 本発明によれば、システム内部で必要と る電圧源を増加させることなく可変閾値ト ンジスタを実現することができる。また、 2のゲートに入力する電圧の振幅が大きくな らないため、充放電の時間が増加することが ない。

4端子型ダブルゲート電界効果トランジ スタの基本的なデバイス構造を示す模式図 NチャネルデバイスにおけるV G1 、V G2 とゲートの状態の関係を表す図 4端子型ダブルゲート電界効果トランジ スタを可変閾値FETとして用いる場合の最も基 本的な回路構成 PチャネルデバイスにおけるV G1 、V G2 とゲートの状態の関係を表す図

符号の説明

100 半導体薄板
101 ソース電極
102 ドレイン電極
103 第1のゲート電極
104 第1のゲート酸化膜
105 第2のゲート電極
106 第2のゲート酸化膜
107 埋め込み酸化膜
108 半導体基板
200 第1、第2両方のゲートがオフとなってい 領域
201 第1、第2両方のゲートが強反転となって る領域
202 第1のゲートのみが強反転となっている領 域
203 第2のゲートのみが強反転となっている領 域
300 4端子型ダブルゲート電界効果トランジス タの回路記号
400 第1、第2両方のゲートがオフとなってい 領域
401 第1、第2両方のゲートが強反転となって る領域
402 第1のゲートのみが強反転となっている領 域
403 第2のゲートのみが強反転となっている領 域

 本実施形態では、Nチャネルデバイスについ て述べる。
 図1に典型的な4端子型ダブルゲートNチャネ 電界効果トランジスタを示す。図中100はSi 導体薄板であり、その両側に絶縁膜104とゲ ト電極103で構成される第1のゲート、絶縁膜1 06とゲート電極105で構成される第2のゲートが 構成される。これらゲート電極103と105は互い に切り離され、独立な端子が設けられる。101 はソース電極、102はドレイン電極を示してお り、電荷の担体はソースからドレインへと流 れて電流を形成する。

 本実施形態では、半導体薄板100は埋め込 酸化膜107と基板108の積層構造上のSOI(Silicon  on insulator)を加工して作られることを前提と て述べられるが、それ以外にバルクシリコ ウェハを用いた方法でも同様に本発明の実 が可能であることは、当業者には理解され 。

 ここで、半導体薄板の厚さをt si , そのドープ濃度をN A 、誘電率をε si と置き、絶縁膜104、106の厚さをt ox1 , t ox2 , 同誘電率をε ox1 , ε ox2 、ゲート電極103と105の仕事関数をφ mG1 , φ mG2 とおく。Nチャネルデバイスの場合、第1のゲ トへの入力電圧V G1 と第2のゲート電圧V G2 の値が
  V G1 ≧φ mG1 -χ si +V th0,n  [=V G10 ]             (1)
かつ
  V G2 ≧φ mG2 -χ si +V th0,n  [=V G20 ]              (2)
という条件で、両方のゲートが強反転状態と なる。

 ここで、V th0,n は図1の構造を変えずにゲート電極103と105をN に十分濃くドープされたポリシリコンで構 しかつ103と105をショートして3端子素子とし て動作させた場合の閾値電圧を示し、χ si は半導体薄板100の構成材料の電子親和力を示 す。これを図示すると、図2に示すV G1 -V G2 空間上の領域201に相当する。

 他方、
  V G2 <V G20                            (3)
かつ
  V G10 -γ(V G2 -V G20 )≦V G1                  (4)
ただし
  γ=(ε si /ε ox1 )・t ox1 /((ε si /ε ox2 )・t ox2 +t si )        (5)
である図2の領域202では、第1のゲートのみが 反転となり、
  V G2 >V G20                           (6)
かつ
  V G10 -γ(V G2 -V G20 )≦V G1 ≦V G10             (7)
ただし
  γ=((ε si /ε ox1 )・t ox1 +t si )/ ((ε si /ε ox2 )・t ox2 )      (8)
である領域203では、第2ゲートのみが強反転 なる。

 このような4端子型ダブルゲートNチャネル 界効果トランジスタを図3のような、可変閾 FETとして用いるとき、必要とする閾値の最 値、最小値がV th,Hi,n , V th,Lo,n とすると、V th,Lo,n 側の動作が領域200と203の間の遷移で行われる ような状況では、トランジスタのオフ特性が 著しく劣化する。しかし、領域200と201の境界 ですべての閾値電圧 V th,Lo,n ≦V th ≦V th,Hi,n が達成される場合には、優れたオフ特性が得 られる。

 V th,Lo,n ≦V th ≦V th,Hi,n に対応するV G2 をV SS ≦V G2 ≦V DD の範囲内で達成するには、ゲート電極103と105 をそれぞれ異なる仕事関数、φ mG1 、φ mG2 で作製することにより可能となる。その作製 条件は、まずφ mG1 に関しては
  V G10 ≦V th,Lo,n                          (9)
すなわち
  φ mG1 -χ si  ≦V th,Lo,n -V th0,n                 (10)
で与えられることとなる。

 加えて、φ mG2 は、最も好ましくは
  V G20 ≧V DD                           (11)
すなわち
  φ mG2 -χ si ≧V DD -V th0,n                   (12)
を満たすように作られるのがよい。これによ り、デバイス中では常に第1のゲートのみが ン・オフ状態を遷移するようになり、第2の ートは緩やかにオンになることがなく、オ 特性を劣化させる原因は排除される。

 更に好ましくは、第2のゲートが、弱い反転 状態にも到達しにくくすることによって、デ バイス特性が向上する。その作製条件として は、
  V G10 ≦V SS                            (13)
すなわち
  φ mG1 -χ si  ≦V SS -V th0,n                   (14)
が良い目安を与える。
更に加えて、好ましくは、V th,Lo,n ≦V th ≦V th,Hi,n に対応するV G2 をV SS ≦V G2 ≦V DD の範囲内で達成するには、
  -(1/γ)・(V th,Hi,n -V th,Lo,n )≦V SS -V DD            (15)
ただし
  γ=(ε si /ε ox1 )・t ox1 /((ε si /ε ox1 )・t ox2 +t si )        (16)
なる条件の下でt ox1 , t ox2 , t si を作製するのがよい。

 (実施例1)
 ITRSのハーフピッチ32nmテクノロジーノード 及び22nmテクノロジーノードの高機能向けデ イス(HP: High performance)、低動作消費電力用 向けデバイス(LOP: Low operating power)乃至低 機時消費電力用途向けデバイス(LSTP: Low stan dby power)に準拠する4端子型ダブルゲートNチ ネル電界効果トランジスについて、それぞ 本発明にしたがって作製されるデバイスは 表1のようになり、必要とするφ mG1 及びφ mG2 の値が得られる。

 (実施例2)
 実施例1では、場合によって、φ mG2 >5.26eVの材料を見つけるのが難しい場合も てくる。このような場合は、V th,Lo,n を与えるV G2 をV DD より減少させると同時に、Vthの可動範囲を狭 め、濃くドープされたポリシリコンでゲート を作製すればよい。これにより作製されるデ バイスは表2のようになる。

 本実施形態では、Nチャネルデバイスにつ いて述べたが、Pチャネルデバイスについて 、Nチャネルデバイスにおける電荷担体であ 電子を正孔に置き換え、半導体材料へのド ピングの極性を入れ替え、Nチャネルデバイ スに用いたゲート材料とはミッドギャップ準 位を基準に測ったポテンシャルの絶対値が同 一であるが極性が反対の仕事関数を持つゲー ト材料を用いることにより、対応するPチャ ルデバイスを作製することが可能であるこ は、当業者には理解される。

 上記にしたがってPチャネルデバイスについ てNチャネルデバイスと同様に整理する場合 Nチャネルデバイスの図2に対応するPチャネ デバイスの図4を用い、N型に濃くドーピング されたゲートによって作製したNチャネルの3 子型ダブルゲート電界効果トランジスタの 値電圧V th0,n をP型に濃くドーピングされたゲートによっ 作製したPチャネルの3端子型ダブルゲート電 界効果トランジスタの閾値電圧V th0,p に置き換え、電子親和力χ si を真空準位から見たバレンスバンドエッジの エネルギー準位E V [=χ si +E g : E g はバンドギャップ]に読み替える。
 その結果、以下のように、式(1)~(16)に対応 る式(1)’~(16)’を得る。

 半導体薄板の厚さをt si , そのドープ濃度をN D 、誘電率をε si と置き、絶縁膜104、106の厚さをt ox1 , t ox2 , 同誘電率をε ox1 , ε ox2 、ゲート電極103と105の仕事関数をφ mG1 , φ mG2 と置く。Pチャネルデバイスの場合、第1のゲ トへの入力電圧V G1 と第2のゲート電圧V G2 の値が
  V G1 ≦φ mG1 -E V +V th0, p  [=V G10 ]             (1)’
かつ
  V G2 ≦φ mG2 -E V  +V th0,p  [=V G20 ]             (2)’
という条件で、両方のゲートが強反転状態と なる。

 ここで、V th0,p は図1の構造を変えずにゲート電極103と105をP に十分濃くドープされたポリシリコンで構 しかつ103と105をショートして3端子素子とし て動作させた場合の閾値電圧を示し、E V は半導体薄板100の構成材料の真空準位から見 たバレンスバンドエッジのエネルギー準位( 子親和力とバンドギャップの和)を示す。こ を図示すると、図4に示すV G1 -V G2 空間上の領域401に相当する。

 他方、
  V G2 >V G20                            (3)’
かつ
  V G10 -γ(V G2 -V G20 )≧V G1                   (4)’
ただし
  γ=(ε si /ε ox1 )・t ox1 /((ε si /ε ox2 )・t ox2 +t si )        (5)’
である図4の領域402では、第1のゲートのみが 反転となり、
  V G2 <V G20                            (6)’
かつ
  V G10 ≦V G1 ≦V G10 -γ(V G2 -V G20 )            (7)’
ただし
  γ=((ε si /ε ox1 )・t ox1 +t si )/ ((ε si /ε ox2 )・t ox2 )      (8)’
である領域403では、第2ゲートのみが強反転 なる。

 このような4端子型ダブルゲートPチャネル 界効果トランジスタを可変閾値FETとして用 るとき、必要とする閾値の最大値、最小値 V th,Hi,p , V th,Lo,p とすると、V th,Lo,p 側の動作が領域400と403の間の遷移で行われる ような状況では、トランジスタのオフ特性が 著しく劣化する。しかし、領域400と401の境界 ですべての閾値電圧 V th,Hi,p ≦V th ≦V th,Lo,p が達成される場合には、優れたオフ特性が得 られる。

 V th,Hi,p ≦V th ≦V th,Lo,p に対応するV G2 を-V DD ≦V G2 ≦-V SS の範囲内で達成するには、ゲート電極103と105 をそれぞれ異なる仕事関数、φ mG1 、φ mG2 で作製することにより可能となる。その作製 条件は、まずφ mG1 に関しては
  V G10 ≧V th,Lo,p                          (9)’
すなわち
  φ mG1 -E V  ≧V th,Lo,p -V th0,p                 (10)’
で与えられることとなる。

 加えて、φ mG2 は、最も好ましくは
  V G20 ≦-V DD                          (11)’
すなわち
  φ mG2 -E V ≦-V DD -V th0,p                  (12)’
を満たすように作られるのがよい。これによ り、デバイス中では常に第1のゲートのみが ン・オフ状態を遷移するようになり、第2の ートは緩やかにオンになることがなく、オ 特性を劣化させる原因は排除される。

 更に好ましくは、第2のゲートが、弱い反転 状態にも到達しにくくすることによって、デ バイス特性が向上する。その作製条件として は、
  V G10 ≧-V SS                          (13)’
すなわち
  φ mG1 -E V  ≧-V SS -V th0,p                 (14)’
が良い目安を与える。
 更に加えて、好ましくは、V th,Hi,p ≦V th ≦V th,Lo,p に対応するV G2 を-V DD ≦V G2 ≦-V SS の範囲内で達成するには、
  -(1/γ)・(V th,Lo,p -V th,Hi,p )≦V SS -V DD          (15)’
ただし
  γ=(ε si /ε ox1 )・t ox1 /((ε si /ε ox1 )・t ox2 +t si )        (16)’
なる条件の下でt ox1 , t ox2 , t si を作製するのがよい。

 (実施例3)
 ITRSのハーフピッチ32nmテクノロジーノード 及び22nmテクノロジーノードの高機能向けデ イス(HP: High performance)、低動作消費電力用 向けデバイス(LOP: Low operating power)乃至低 機時消費電力用途向けデバイス(LSTP: Low stan dby power)に準拠する4端子型ダブルゲートPチ ネル電界効果トランジスについて、それぞ 本発明にしたがって作製されるデバイスは 表3のようになり、必要とするφ mG1 及びφ mG2 の値が得られる。




 
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